Sinteza i provjera na visokoj razini

Siemensova platforma za sintezu na visokoj razini (HLS) i provjeru (HLV) poboljšava vaš ASIC i FPGA dizajn i protok provjere u usporedbi s tradicionalnim RTL-om. Korištenje C++ ili SystemC Catapult pruža vodeću kvalitetu rezultata za performanse, snagu i područje, uz jedinstvena HLV rješenja.

HLS & HLV nadolazeći događaji Knjižnica resursa HLS i HLV

TRENDOVI I TEHNOLOGIJE

RTL dizajn i provjera su prespori i skupi

Produktivnost RTL-a, posebno za nove i složene blokove s dodanom vrijednošću, zastala je. Izazovi dizajna i provjere stvaranja novih i novih arhitektura koje pružaju prednosti u siliciju za bežičnu mrežu, 5G, AI/ML, automobilsku industriju ili obradu videa/slika ne olakšavaju život dizajnerskim timovima.

Istraživanje arhitekture

Hoće li vaš hardver biti ograničen na performanse sustava? Jeste li odabrali pravu temeljnu arhitekturu memorije? Ili ste saznali tek tijekom integracije sustava? Sinteza na visokoj razini ubrzava vaše istraživanje svemira u dizajnu.

Katapultirajte svoj dizajn

Optimalne performanse energije i područje

Teško je pružiti optimalnu ravnotežu performansi, snage i područja za vaše potrebe dizajna. Premalo performansi, previše snage ili previše područja i možda ćete propustiti ciklus proizvoda. Iskoristite HLS za bolji i brži dizajn.

Optimizirajte svoj PPA

Još uvijek ispravljate RTL pogreške?

Otkrivanje grešaka kasno u RTL-u znači propuštene prilike, manje konkurentni silicij, kašnjenja za uklanjanje traka i ECO glavobolje. Dizajn i provjera Catapult HLS pruža prave RTL dizajne za prvi put, uz smanjene troškove poslužitelja i alata.

Pronađite greške brže pomoću HLS-a

Katapultna High-Level Synthesis Solutions na visokoj razini

Rješenja za sintezu na visokoj razini Catapult pružaju podršku za jezik C ++ i SystemC, FPGA i ASIC neovisnost, ASIC procjenu snage i optimizaciju plus najnovije fizički svjesno multi-VT područje i optimizaciju performansi za podizanje vašeg dizajna.

C++/SystemC Synthesis

Sveobuhvatan HLS protok koji uzima C ++ ili SystemC kao ulaz dizajna i optimalno cilja ASIC, eFPGA ili FPGA implementacije prilagođene frekvenciji i ciljnoj tehnologiji.

Solutions male snage

Kada je riječ o ranom istraživanju svemira, procjeni snage i optimizaciji za ASIC RTL male snage, Catapult generira visoko učinkovit RTL koji je optimiziran s našom PowerPro tehnologijom ispod haube.

Vektorska grafika katapulta s označenim dijelovima kao što su "Ruka", "Protuteža" i "Trigger".

AI Solutions

Catapult AI poboljšava HLS za ubrzano istraživanje dizajna, analizu kvantizacije i predviđanje performansi, snage i područja.

Katapultna High-Level Verification Solutions

Ubrzajte protok provjere na visokoj razini (HLV) poznatim i pouzdanim metodama pomoću Catapult HLV platforme. Smanjite svoje ukupno vrijeme obrade i troškove provjere SoC-a do 80% koristeći provjeru dizajna na visokoj razini, pokrivenost koda/funkcionalnosti i statičke i formalne metode.

Catapult Coverage

Pokrivenost koda svjesna HLS-a, uključujući podršku za izjavu, granu, stanje, ekspresiju (FEC) i pokrivenost pristupa nizu plus funkcionalna pokrivenost nadahnuta SystemVerilog-om s podrškom za pokrivne grupe, pokrovne točke, kante i križeve.

Catapult Formal Verification Tools

Formalno pronađite pogreške, nejasnoće i probleme s dizajnom problema ili pogreške ograničavanja korisnika na početku HLS procesa. Čak i uz razlike u vremenu i sučeljima, Catapult Formal omogućuje provjeru i tok zatvaranja pokrivenosti.

SLEC System

Provjerite ispravnost RTL-a u odnosu na vaše modele na visokoj razini koristeći SLEC. Omogućuje dokaz da su specifikacija i implementacija identični unatoč razlikama u jeziku, vremenu ili apstrakciji.