Analizirajte optimalne scenarije particioniranja dizajna na temelju cilja dizajnera. Analiza izvedivosti RTL-a za rano uklanjanje fizičkih problema. Procijenite PPA na RTL-u i generirajte rani tlocrt. Generirajte kolaterale za sve nizvodne alate.
Gencellicon Chip Planner prvi je alat s pomakom lijevo koji omogućava dizajnerima da steknu dubok uvid u fizičku izvedivost implementacije svog dizajna u vrlo ranim fazama bez ovisnosti o tradicionalnim alatima za implementaciju. Dizajneri mogu istražiti različite scenarije tlocrta na temelju identificiranih mjernih podataka, uz mogućnost izvođenja analize što ako, odabirom najučinkovitijeg scenarija za implementaciju.
Planer čipova dizajniran je tako da pruži mogućnost istraživanja RTL-a i predlaže različite opcije particioniranja na temelju odabranih kriterija. Nove RTL reparticije automatski će generirati odgovarajući SDC.
Chip Planner pruža rani uvid u fizičku implementaciju dizajna i pruža analizu šta ako za dizajnere kako bi napravili najbolji mogući izbor tlocrta odabirom jednog od mnogih automatski generiranih tlocrta.
instvena provjera tlocrta Chip Planner omogućava dizajnerima da potvrde tlocrte u odnosu na iscrpan skup pravila stvarnog opisa dizajna kako bi provjerili nedosljednosti između RTL-a, tlocrta, postavljanja luke i usmjeravanja.