Katapultni događaji sinteze i verifikacije na visokoj razini

Ugrađeni sustavi zahtijevaju više računske snage nego što procesori mogu pružiti. Hardverski akceleratori nude rješenje. Ova sesija istražuje HLS, pretvarajući C ++ u RTL za ASICS/FPGA, s primjerima iz stvarnog svijeta u ML-u i obradi slika.

Ovaj će govor opisati kako koristiti sintezu na visokoj razini (HLS) za razvoj prilagođenih AI akceleratora, usmjerenih na ASIC ili FPGA tehnologiju. Saznajte kako možete praktično implementirati AI inferenciju u svojim rubnim sustavima.

Ova radionica će pokriti sintezu na visokoj razini i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivat ćemo korak po korak dizajn i provjeru Wakeword algoritma pomoću HLS-a.

Istražite softMAX arhitekturu i mikroarhitekturu kako biste uravnotežili performanse, područje i resurse za zaključivanje na rubu. Otkrijte agilne tijekove rada FPGA dizajna kako biste išli korak s razvijajućim algoritmima.

Ova praktična sesija upoznat će vas s visokom razinom sinteze, tehnologijom koja pretvara C ++ funkciju u hardversku implementaciju. Stvorit ćete RISC-V koprocesor i integrirati ga u dizajn Rocket Core.

Otkrijte sintezu na visokoj razini i njezine prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivat ćemo detaljni dizajn i provjeru algoritma Wake Word pomoću HLS-a.

Pridružite nam se kako bismo istražili mogućnosti EDA AI i vidjeli što nam donosi budućnost. Razgovarat ćemo o velikoj viziji namjenski izgrađene centralizirane EDA AI platforme.

Ova radionica će pokriti sintezu na visokoj razini i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivat ćemo korak po korak dizajn i provjeru Wakeword algoritma pomoću HLS-a.

Steknite vrijedan uvid u izazove i rješenja implementacije ML-a u hardveru. Shvatite kako HLS i hls4ml pojednostavljuju razvoj hardverskih akceleratora zasnovanih na neuronskoj mreži i temeljni su za budućnost industrije.

User2User je vaša prilika za učenje, rast i povezivanje s kolegama tehničkim stručnjacima koji dizajniraju vrhunske proizvode koristeći Siemens EDA alate.

Naučite kako koristiti HLS za pretvaranje C ++ u RTL za ASIC/FPGA, omogućujući prilagođene akceleratore. Sesija pokriva najbolje prakse HLS-a i primjere iz stvarnog svijeta u ML i obradi slika za ugrađene sustave.

Istražite sintezu na visokoj razini za brzo i precizno kreiranje hardverskog akceleratora. Pokrivat ćemo RTL dizajn i provjeru algoritmom Wakeword i prikazati Catapult AI NN, proširujući HLS na Python za brži razvoj AI HW.

Pridružite nam se na DVConu US: prisustvujte našim kratkim radionicama, ručkovima, radovima i posterima. Posjetite nas na štandu 301 kako biste saznali kako vam Siemens može pomoći da brže napravite pametniju budućnost.

Posjetite Siemens EDA kako biste se usredotočili na praktične primjene jezika, alata, metodologija i standarda za projektiranje i provjeru elektroničkih sustava i integriranih sklopova kako biste poboljšali vlastite tokove.

Posjetite Siemens EDA kako biste se usredotočili na praktične primjene jezika, alata, metodologija i standarda za projektiranje i provjeru elektroničkih sustava i integriranih sklopova kako biste poboljšali vlastite tokove.

Dođite vidjeti uvodnu riječ Ankura Gupte: Kako AI redefinira dizajn poluvodiča za rub
Utorak, 10. rujna u 11:15

Posjetite Siemens EDA kako biste se usredotočili na praktične primjene jezika, alata, metodologija i standarda za projektiranje i provjeru elektroničkih sustava i integriranih sklopova kako biste poboljšali vlastite tokove.

Posjetite Siemens EDA kako biste se usredotočili na praktične primjene jezika, alata, metodologija i standarda za projektiranje i provjeru elektroničkih sustava i integriranih sklopova kako biste poboljšali vlastite tokove.

Ovaj će govor pokazati kako se HLS može koristiti za brzo stvaranje i procjenu više RTL implementacija za AI akcelerator iz jednog algoritamskog opisa.

Posjetite Siemensove stručnjake za automatizaciju elektroničkog dizajna (EDA) na DAC 2024., 23. i 27. lipnja 2024. u San Franciscu u Kaliforniji.

Potražnja za računskom snagom u ugrađenim sustavima stalno raste. Premještanje funkcija na HW akceleratore je ključno. HLS automatizira pretvaranjem C ++ funkcija u HW opise za ASIC ili FPGA, povećavajući učinkovitost u IP-u i ML.

Pohađajte naš informativni vodič, ručak, radionice, radove i posterske sesije te posjetite naš izložbeni štand kako biste saznali kako vam Siemens može pomoći da brže napravite pametniju budućnost.

Pokazat ćemo kako se HLS može koristiti za migraciju određenih funkcija iz 5G L1 steka iz SW u HW. HLS može omogućiti praktične 5G implementacije koje inače ne bi bile moguće.

Ova praktična klasa natjerat će polaznici da razviju akcelerator za inferenciranje pomoću HLS-a. Sudionici će steći razumijevanje kako stvoriti prilagođeni akcelerator zaključivanja i prednosti koje on može donijeti ugrađenom sustavu.

Otkrijte neusporedivu vidljivost i uvid u složeno funkcionalno ponašanje AI SoC-a od Tessent Embedded Analytics tima u AIHW-u, plus naučite o iskorištavanju moći RISC-V arhitekture za ASIC i FPGA dizajne.

Catapult i PowerPro imali su dosta sesija ove godine na DAC-u s sesijom NVIDIA-e i drugom iz Telechipsa. Koristite linkove na zahtjev u nastavku da biste pogledali naše prezentacije na štandu.

C.E.A. predstavlja metodologiju koja premošćuje DL okvir otvorenog koda N2D2 i Catapult HLS kako bi pomogla u smanjenju procesa projektiranja hardverskih akceleratora, omogućujući držanje koraka s novim AI algoritmima.

Telehips je dizajnirao AXI4 master IP koji zadovoljava pune AXI4 specifikacije koristeći C ++ HLS, pružajući softverski pristup DMA blokovima, istovremeno postižući visoku propusnost korištenjem višestrukih izvanrednih i rafalnih.

Sinteza na visokoj razini bila je prilično vruća tema na U2U u Sjevernoj Americi i Europi. Pogledajte sve naše U2U sesije 2023. godine.

Saznajte više o webinaru "Arhitektonska poboljšanja za nisku snagu i funkcionalnu sigurnost CNN akceleratora podataka koji koriste HLS".

Saznajte kako je C ++ i SystemC/matchlib HLS više od pukog pretvaranja SystemC u RTL. Pokrivat ćemo izbor jezika, istraživanje arhitekture, procjenu snage i optimizaciju koji rade na brzom i jeftinom isporuci konkurentnog RTL-a.

Tok dizajna uključujući HW/SW ko-dizajn i HLS koji omogućava programerima da migriraju računske intenzivne funkcije sa SW koji radi na ugrađenom procesoru na akcelerator zasnovan na HW kao labavo spojenu perifernu opremu zasnovanu na sabirnici.

Saznajte kako pomoću sinteze na visokoj razini možete preći s Pythona na sintetizirani RTL kako biste implementirali prilagođeni AI akcelerator brže i lakše nego što ste mislili da je moguće.

Cornell uvodi HiSparse: akcelerator za množenje gustog vektora rijetke matrice. Koristeći i implementaciju i simulaciju HLS-a, njihovi rijetki akceleratori pružaju obećavajuće ubrzanje s povećanom propusnošću i energetskom učinkovitošću.

FNAL demonstrira da se NN model autoenkodera može implementirati u ASIC otporan na zračenje za izvođenje kompresije podataka s gubitkom. To ublažava problem prijenosa podataka uz očuvanje kritičnih podataka energetskog profila detektora.

5G standardi otvaraju svijet razvoja hardvera svima koji mogu izgraditi najbolje, isplative proizvode. Catapult, Questa i Veloce omogućuju integrirana, pouzdana rješenja za dizajn i provjeru za dizajn 5G sustava.

、、、、、"～ ～"、、。

Na ovom webinaru podijelit ćemo ovaj novi model hardverskog dizajna vođenog podacima koji proizvodi dramatično bolji hardver i softver - čvrsto optimiziran za određene aplikacije.

Ovaj vodič će pokazati transformaciju HLS algoritma na primjeru algoritma iz potpune implementacije softvera do učinkovite implementacije visokih performansi s mješavinom hardverskih i softverskih elemenata.

Pregled što je HLS i kako se može koristiti za izradu akceleratora specifičnih za aplikaciju. Pokazat će kako se ti akceleratori mogu integrirati u sustav zasnovan na procesoru iz perspektive hardvera i softvera.