Optimizirajte
Kooptimizacija za snagu, performanse, površinu, troškove i pouzdanost u siliciju, paketu, interposeru i PCB-u

Integrirano IC rješenje za pakiranje koje pokriva sve, od planiranja i izrade prototipa do potpisivanja za različite integracijske tehnologije kao što su FCBGA, FOWLP, 2.5/3DIC i drugi. Naša 3D IC rješenja za pakiranje pomažu vam da prevladate ograničenja monolitnog skaliranja.
Industrija poluvodiča napravila je veliki napredak u ASIC tehnologiji tijekom posljednjih 40 godina, što je dovelo do boljih performansi. No kako se Mooreov zakon približava svojim granicama, uređaji za skaliranje postaju sve teže. Smanjivanje uređaja sada traje duže, košta više i predstavlja izazove u tehnologiji, dizajnu, analizi i proizvodnji. Dakle, ulazi u 3D IC.
3D IC je nova paradigma dizajna vođena smanjenjem prinosa skaliranja IC tehnologije, AKA Mooreov zakon.
native uključuju razgradnju sustava na čipu (SOC) na manje podfunkcije ili komponente poznate kao "čipleti" ili "tvrdi IP" i korištenje više matrica za prevladavanje ograničenja nametnutih veličinom mrežice.
Postiže se približavanjem memorijskih komponenti procesorskim jedinicama, smanjujući udaljenost i kašnjenje u pristupu podacima. Komponente se također mogu slagati okomito, što omogućuje kraće fizičke udaljenosti između njih.
Postoji nekoliko prednosti heterogene integracije, uključujući mogućnost miješanja različitih procesnih i tehnoloških čvorova, kao i mogućnost korištenja 2.5D/3D platformi za montažu.
Naša 3D IC dizajnerska rješenja podržavaju arhitektonsko planiranje/analizu, planiranje/provjeru fizičkog dizajna, električnu analizu i analizu pouzdanosti te test/dijagnostičku podršku kroz primopredu proizvodnje.

sustav za heterogeno planiranje sustava, koji nudi fleksibilno logičko autorstvo za besprijekorno povezivanje od planiranja do konačnog sustava LVS. Funkcionalnost planiranja poda podržava skaliranje složenih heterogenih dizajna.

Postignite brže vrijeme ciklusa dizajna i put do tapeout uz usmjeravanje dizajna i zatvaranje PPA tijekom optimizacije postavljanja. Optimizacija u hijerarhiji osigurava zatvaranje vremena na najvišoj razini. Optimizirane specifikacije dizajna pružaju bolji PPA, certificiran za napredne čvorove TSMC.

Jedna platforma podržava napredni SIP, čiplet, silicijski interposer, organski i stakleni dizajn podloge, smanjujući vrijeme dizajna naprednom metodologijom ponovne upotrebe IP-a. Provjera usklađenosti u dizajnu za SI/PI i pravila procesa eliminira analizu i iteracije potpisivanja.

Ovo rješenje provjerava mrežni popis sklopa paketa prema "zlatnom" referentnom mrežnom listu kako bi se osigurala funkcionalna ispravnost. Koristi automatizirani tijek rada s formalnom provjerom, provjeravajući sve međusobne veze između poluvodičkih uređaja u nekoliko minuta, osiguravajući visoku točnost i učinkovitost.

Pogonite fizički raspored s analizom u dizajnu i električnom namjerom. Kombinirajte silicijum/organsku ekstrakciju za SI/PI simulaciju s modelima preciznim tehnologijom. Poboljšajte produktivnost i kvalitetu električne energije, skaliranjem od prediktivne analize do konačnog potpisivanja.

Toplinsko rješenje koje pokriva tranzistor do razine sustava i ljestvice od ranog planiranja do potpisivanja sustava, za detaljnu toplinsku analizu na razini tla s točnim uvjetima pakiranja i graničnih uvjeta. Smanjite troškove minimiziranjem potrebe za testnim čipovima i pomaže u prepoznavanju problema pouzdanosti sustava.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
podacima o knjižnici i dizajnu specifičnih za eCAD. Osigurava sigurnost i sljedivost WIP podataka, uz odabir komponenata, distribuciju knjižnice i ponovnu upotrebu modela. Besprijekorna PLM integracija za upravljanje životnim ciklusom proizvoda, koordinaciju proizvodnje, zahtjeve za novim dijelovima i upravljanje imovinom.

Rukujte s više matricija/čipleta kroz ispitivanje na razini i na razini sloga, podržavajući IEEE standarde poput 1838, 1687 i 1149.1. Pruža potpuni pristup matrici u pakiranju, validaciji testa pločica i proširuje 2D DFT na 2.5D/3D, koristeći Tessent Streaming Scan Network za besprijekornu integraciju.

Uklonite vrijeme provedeno u razvoju i održavanju prilagođenih funkcionalnih modela sabirnice (BFM) ili komponenti za provjeru. Avery Verification IP (VIP) omogućuje timovima sustava i sustava na čipu (SoC) da postignu dramatična poboljšanja produktivnosti provjere.

Solido Intelligent Custom IC platforma, pokretana vlasničkom tehnologijom koja podržava AI, nudi vrhunska rješenja za provjeru krugova dizajnirana za rješavanje 3D IC izazova, zadovoljavanje strogih zahtjeva za signalom, napajanjem i toplinskim integritetom i ubrzavanje razvoja.

Osigurajte pouzdanost međusobnog povezivanja i otpornost ESD pomoću sveobuhvatnog otpora od točke do točke (P2P) i mjerenja gustoće struje (CD) u matrici, interposeru i paketu. Uzmite u obzir razlike u metodologiji procesa i ESD metodologije uz robusnu međusobnu povezanost zaštitnih uređaja.
Čiplet je dizajniran sa razumijevanjem da će biti povezan s drugim čipletima unutar paketa. Blizina i kraća udaljenost međusobnog povezivanja znače manju potrošnju energije, ali također znači koordinaciju većeg broja varijabli poput energetske učinkovitosti, propusnosti, područja, latencije i visine tona.
Kooptimizacija za snagu, performanse, površinu, troškove i pouzdanost u siliciju, paketu, interposeru i PCB-u
Osnažite dizajnerske inženjere pristupačnim tehnologijama koje smanjuju ovisnost o stručnjacima
Skalabilnost za upravljanje i komuniciranje heterogenih podataka u timovima u cijelom poduzeću i održavanje digitalnog kontinuiteta
Uklonite iteracije kroz rani uvid u nizvodne performanse i učinke procesa kontinuiranom provjerom
Obratite se pitanjima ili komentarima. Ovdje smo da pomognemo!