Conception et vérification de la DDRx

HyperLynx effectue une analyse intégrée de l'intégrité du signal et de la synchronisation pour les interfaces à double débit (DDR), en vérifiant les exigences de qualité, d'inclinaison et de synchronisation du signal. L'extraction automatique de la mise en page, la modélisation EM 3D et les techniques de simulation avancées prennent en charge les analyses sensibles à la consommation et les applications DDR5.

Ressources sur HyperLynx

Analyse des interfaces DDR

Les interfaces DDR contiennent plusieurs groupes de signaux, chacun ayant des exigences de qualité de signal uniques. Ils ont également des relations temporelles relatives entre les groupes de signaux qui doivent être satisfaits. Tous les signaux de tous les groupes doivent être analysés pour s'assurer que le design fonctionnera comme prévu. Sur l'image présentée ici, il y a plus de 64 signaux, dont l'horloge, la commande/adresse, les données, les données stroboscopiques et l'état. Un problème de qualité ou de synchronisation du signal peut rendre l'ensemble de l'interface inutilisable.

Heureusement, les interfaces DDR sont associées aux spécifications JEDEC qui documentent les exigences en matière d'interface, mais uniquement pour le côté DRAM de l'interface. Le JEDEC ne précise pas d'exigences en matière de signal d'E/S ni de synchronisation. Les différents contrôleurs auront donc des comportements uniques qui devront être pris en compte lors de l'analyse. Par exemple, les manettes peuvent effectuer un remaniement en fonction de l'interface, d'un octet, d'un bit ou d'un bit individuel, ou pas du tout.

Pour garantir le fonctionnement d'une interface, il faut s'assurer que les exigences en matière de qualité du signal et de synchronisation sont respectées pour tous les signaux et les relations entre les groupes, y compris les comportements spécifiques à la manette. Cela nécessite de simuler tous les signaux et de post-traiter les données de forme d'onde pour extraire les mesures oculaires et interconnecter les temps de vol à utiliser pour les calculs de chronométrage. Il est difficile d'effectuer cette analyse pour obtenir une interface DDR complète, car des dizaines de signaux sont impliqués. Idéalement, cette analyse devrait être entièrement automatisée, en raison de la complexité et du nombre d'étapes d'analyse impliquées.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Vérification automatique après la mise en page sur l'ensemble de l'interface

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatise entièrement la vérification post-mise en page DDR sur l'ensemble de l'interface en combinant l'extraction automatique de la topologie de la mise en page avec une simulation avancée prenant en compte le protocole DDR, un post-traitement complet des formes d'onde et la génération de rapports.

La vérification DDR HyperLynx offre plusieurs niveaux de précision de modélisation de la mise en page, ce qui vous permet d'activer/désactiver différents phénomènes physiques pour déterminer leurs effets individuels sur les performances globales du système. Les flux d'analyse automatisés sont totalement intégrés à HyperLynx Advanced Solvers, ce qui permet de modéliser avec précision les trajectoires de retour non idéales, le partage du courant de retour et les impacts du bruit de commutation simultané (SSN). Mieux encore, la modélisation de la mise en page est entièrement automatisée. Il suffit de spécifier les signaux qui vous intéressent, les critères pour les considérer comme des agresseurs, et HyperLynx s'occupe du reste.

La vérification post-mise en page d'HyperLynx DDR effectue une analyse spécifique au protocole en fonction de la technologie DRAM sélectionnée et des caractéristiques des contrôleurs, en produisant un rapport HTML détaillé qui vous indique ce qui a réussi, ce qui a échoué et dans quelle mesure.

Analyse de la conception préalable à la mise en page

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Une fois qu'une stratégie de routage appropriée a été définie, les contraintes peuvent être capturées graphiquement et intégrées automatiquement dans la mise en page.

À mesure que les vitesses de DDR augmentent, la tension et les marges de synchronisation continuent de baisser. Il est donc impératif d'étudier de manière approfondie l'espace de conception par simulation avant de commencer l'aménagement. La plupart des méthodologies d'analyse DDR se concentrent presque exclusivement sur l'analyse préalable à la mise en page, qui consiste à analyser une poignée de signaux pour représenter les performances de l'interface complète.

Lors de l'analyse préalable à la mise en page, il est extrêmement important de modéliser le dessin car il sera réellement construit au lieu d'une représentation idéaliste qui ne peut pas être mise en page ou fabriquée de manière pratique. HyperLynx est étroitement intégré au logiciel Z-Planner (TM) de Z-Zero afin de garantir que les caractéristiques de conception, d'empilement et de traçage reflètent une réalité physique qui peut être réalisée auprès d'un fournisseur d'usine en particulier.

L'analyse préalable à la mise en page est un processus interactif au cours duquel les concepteurs proposent une topologie de mise en page, effectuent une analyse, examinent les résultats et itèrent. Il est important que le processus d'analyse indique la tension et les marges temporelles de la conception, car elles seront réellement mesurées dans le contexte du système. L'analyse préalable à la mise en page HyperLynx est réalisée à partir de l'éditeur de schémas LineSim, qui permet aux concepteurs d'explorer les effets de l'ordre de routage, de la terminaison, des couches de routage, via les géométries et la longueur/la géométrie/l'espacement des tracés sur les performances de leur conception.

Analyse unifiée avant et après la mise en page

L'analyse préalable à la mise en page définit un ensemble de directives de mise en page qui devraient permettre à un système de fonctionner correctement, à condition que l'exploration préalable à la mise en page ait été complète et que les règles de mise en page aient été strictement respectées. La vérification après la mise en page analyse le comportement du design tel qu'il a été réellement conçu, en détectant les cas où les directives n'ont pas été suivies correctement ou n'étaient tout simplement pas assez complètes.

Les deux formes d'analyse sont importantes. L'exploration préalable à la mise en page permet d'optimiser les efforts de mise en page et d'éviter les retouches excessives. La vérification après la mise en page permet de s'assurer que le design est prêt pour la vérification du prototype et qu'il ne contient pas de problèmes susceptibles de le faire échouer en laboratoire, où le débogage, la mise à jour et la refabrication prennent du temps et coûtent cher.

L'exploration préalable à la mise en page permet de définir les attentes quant à la manière dont le design fonctionnera et aux marges opérationnelles. La vérification après la mise en page doit suivre le même processus analytique et communiquer les résultats de la même manière que l'exploration préalable à la mise en page, afin que les deux séries de résultats puissent être facilement comparées. Idéalement, le processus d'analyse devrait être entièrement automatisé, en raison de sa complexité et du nombre d'étapes qu'il comporte. C'est exactement ce que fait l'analyse HyperLynx DDR : utiliser le même flux d'analyse automatique qui fournit les mêmes résultats dans le même format. Ainsi, tout problème survenu lors de la mise en page peut être rapidement isolé et résolu.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Rapport complet sur les résultats des simulations

Software interface with graphs, charts, and data tables displaying financial or analytical information

L'analyse HyperLynx DDR produit un rapport complet qui répertorie les signaux analysés et indique ce qui a été réussi, ce qui a échoué et dans quelle mesure.

Les résultats sont présentés dans un format HTML avec hyperliens, organisé par onglets, qui incluent les données lues, l'écriture des données, l'adresse/la commande, les signaux différentiels, l'asymétrie DQ/DQS et les diagrammes oculaires. Un onglet récapitulatif distinct regroupe le rapport global dans un tableau des résultats principaux. Chaque onglet du rapport indique les valeurs requises et mesurées pour les paramètres JEDEC et les paramètres spécifiques aux contrôleurs, ainsi que des hyperliens qui permettent aux utilisateurs de consulter les détails des mesures dans un visualiseur de formes d'onde interactif. Les résultats sont filtrables et triables, ce qui permet aux concepteurs de déterminer rapidement les valeurs minimales/maximales et d'isoler les problèmes.

Un visualiseur de diagrammes oculaires interactif distinct présente les principaux résultats du rapport sous forme de tableau, permettant aux concepteurs de tracer un schéma oculaire en sélectionnant une ligne de signal dans le tableau. Le tableau est filtrable et triable, comme le rapport HTML. Le masque oculaire approprié, spécifique au protocole, peut être affiché pour indiquer la tension et les marges temporelles du signal.

Analyse DDR avancée et compatible avec les protocoles

L'analyse DDR par interface complète est un processus complexe, spécifique au protocole et à l'appareil. Le processus analytique exact, les mesures de la forme d'onde et le calcul de la synchronisation varient en fonction de la technologie DRAM et du contrôleur utilisés. HyperLynx comprend les exigences protocolaires pour les technologies DDR-2,3,4,5 et LPDDR-2,3,4,5, y compris les mémoires DDR5 en mémoire tampon (enregistrées). HyperLynx utilise une combinaison de modèles de chronométrage et d'options de configuration de l'assistant d'analyse pour déterminer les capacités de la manette et la manière de configurer l'analyse. Les fonctionnalités du Controller spécifiées par l'assistant d'analyse incluent la synchronisation des adresses 1T/2T, le nivellement en lecture et en écriture, la configuration dynamique de la terminaison, les capacités de réorientation DQ/DQS, etc.

À mesure que les débits de données augmentent, les interactions entre les signaux et le Power Delivery Network (PDN) prennent de plus en plus d'importance et peuvent consommer une partie importante de la marge opérationnelle disponible du design. La modélisation de ces effets nécessite un modèle de simulation précis pour le réseau combiné signal/alimentation électrique. L'analyse DDR HyperLynx est parfaitement intégrée au solveur hybride HyperLynx Advanced Solvers pour générer ces modèles de simulation. Grâce à l'analyse Power-Aware, les effets des trajets de retour du signal non idéaux, du partage du courant sur le chemin de retour et du bruit de commutation simultané peuvent être inclus ou exclus de l'analyse de manière sélective, ce qui permet de quantifier l'ampleur de leur impact sur les marges opérationnelles.

La mémoire DDR5 ouvre un tout nouveau chapitre dans la modélisation et la simulation de la DDR, grâce à l'inclusion de circuits d'égalisation dans les récepteurs des appareils. Cela nécessite une nouvelle génération de modèles et de techniques de simulation DDR5 (IBIS-AMI). De plus, la DDR5 impose de calculer les marges oculaires avec des probabilités de 1 à 16, ce qui n'est pas possible avec les techniques de simulation DDR classiques. HyperLynx prend entièrement en charge les modèles de simulation DDR5 IBIS-AMI dotés des dernières fonctionnalités et prend en charge de nombreuses méthodes de simulation afin de proposer différents compromis entre vitesse et précision de simulation. HyperLynx permet également d'utiliser les modèles IBIS-AMI avec des pilotes analogiques asymétriques dont les impédances de montée/descente et les taux de bord varient, ce qui ne fait pas partie intégrante de la spécification IBIS-AMI elle-même.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

L'analyse avancée de la DDR5 d'HyperLynx permet de modéliser simultanément l'asymétrie montée/descente et de calculer les résultats jusqu'à 1e-16, conformément aux exigences les plus strictes de la spécification DDR5.

Conception et vérification de la DDRx

Analyse de l'interface DDR