De nombreuses équipes de développement et clients s'attendent à ce que la traçabilité du processeur soit une caractéristique minimale d'un SoC. Leurs développeurs de logiciels peuvent ainsi enregistrer les instructions exécutées afin de reconstituer la séquence d'exécution exacte de leur programme. En 2018, la communauté RISC-V a créé la spécification Efficient Trace (E-Trace) qui garantirait la compatibilité au sein de l'écosystème RISC-V, qui comprenait un système de codage efficace adapté aux processeurs du 21e siècle. Le système d'encodage efficace permet aux développeurs de suivre de grandes quantités de données sur de longues périodes, ce qui leur permet de comprendre le comportement des programmes, même sur les systèmes multicœurs les plus complexes. Tessent Embedded Analytics propose une solution RISC-V E-Trace de pointe.

L'implication de Siemens dans RISC-V remonte à 2016, aux débuts de la Fondation RISC-V (aujourd'hui RISC-V International). Nous étions impliqués d'abord sous le nom d'UltraSoC, puis sous le nom de Siemens EDA. UltraSoC et Siemens ont apporté une contribution active et importante au développement de l'écosystème RISC-V, notamment en apportant des contributions techniques clés à la norme RISC-V Efficient Trace (E-TRACE). Notre implication se poursuit aujourd'hui par le biais du SIG RISC-V Debug Trace and Performance Monitoring.

Le RISC-V a été conçu à l'origine pour soutenir la recherche et l'enseignement en architecture informatique. Le jeu d'instructions a été lancé en mai 2010 à l'université de Californie à Berkeley dans un format open source.

En raison de sa nature open source, les développeurs pouvaient accéder à l'architecture du processeur et la modifier sans frais de licence ni restrictions. Les entreprises ont profité de l'occasion pour innover en proposant des composants matériels spécialisés destinés à des applications émergentes à une époque où la demande augmentait de façon exponentielle, sans parler des problèmes de sécurité et de gestion de l'alimentation. La capacité des SoC basés sur RISC-V à gérer des données et des calculs à grande échelle a particulièrement attiré les entreprises travaillant dans les domaines de l'IA, du stockage de données, de la 5G, de l'automobile et de la sécurité. D'autres entreprises envisagent RISC-V comme solution pour les systèmes embarqués à faible coût, tels que les appareils IoT de pointe, les capteurs et les actionneurs.

La nature modulaire de l'architecture du jeu d'instructions (ISA) RISC-V permet aux concepteurs de puces de personnaliser leurs appareils en fonction des marchés et des applications en sélectionnant des groupes d'instructions (extensions ISA). L'un des groupes d'extensions ISA permet aux concepteurs de SoC et à leurs clients d'ajouter leurs propres instructions personnalisées pour accélérer leur application, généralement pour accélérer les opérations critiques ou la densité de code. Les instructions personnalisées RISC-V permettent aux entreprises d'innover et de se différencier davantage sur de nombreux marchés très compétitifs. Cette flexibilité pose certains défis en matière de vérification et de validation, afin de garantir que la personnalisation ne se contente pas de fonctionner, mais qu'elle ne casse rien d'autre.

La spécification Efficient RISC-V Trace inclut les fonctionnalités obligatoires suivantes :

• Suivi des instructions
• Interface entre le graphique et l'encodeur
• Mode de suivi des adresses Delta
• Format de paquet efficace

Les fonctionnalités optionnelles (extensions ISA) incluent :

• Retraite en enseignement multiple
• Traçabilité des données
• Mode exception implicite
• Mode de saut séquentiel inférable
• Mode retour implicite
• Mode de prédiction des branches
• Mode cache Jump Target
• Mode adresse complète
• Compression basée sur les signes
• Compression des traces de données XOR
• Compression différentielle des traces de données
• Filtrage
• Horodatages

Le Tessent Enhanced Trace Encoder de Siemens EDA inclut toutes les fonctionnalités obligatoires et optionnelles. Il inclut également :

• Trace précise selon le cycle