Questa HL-SYC Expansion

Dans ce webinaire, vous découvrirez pourquoi la vérification formelle est essentielle pour réussir à l'ère de Next Normal, où le succès du premier passage sur le silicium est crucial et où il est essentiel de garantir la qualité tout au long de votre cycle de vérification.

Dans ce webinaire, nous aborderons les techniques suivantes : abstraction de base, configuration et optimisation des contraintes, indépendance des données et non-déterminisme. Ces méthodes sont faciles à appliquer et améliorent les performances des analyses formelles.

Dans ce webinaire, nous montrerons comment, avec un peu de connaissances en matière de conception et de prévoyance de votre part, vous pouvez tirer parti de ces deux principes (DI et ND) pour réduire votre analyse formelle à quelques minutes au lieu de quelques heures.

Dans ce webinaire, nous vous montrerons comment utiliser le code de vérification des propriétés (SVA) standard de l'IEEE et des outils formels prêts à l'emploi pour vérifier rapidement et de manière exhaustive que le transport de données via le DUT correspond aux spécifications.

Dans ce webinaire, vous découvrirez les types de constructions DUT qui posent souvent des problèmes lors des analyses formelles, et comment appliquer des techniques éprouvées pour les abstraire en toute sécurité afin que la vérification formelle puisse être rapidement terminée.

Dans ce webinaire, nous vous montrerons comment rédiger des contraintes optimales pour une analyse formelle ; et comment sous-contraindre ou surcontraindre délibérément l'analyse pour en savoir plus sur l'efficacité des contraintes.

Dans ce webinaire, vous découvrirez comment la vérification de l'implémentation des FPGA peut accélérer le flux de conception, réduire les tests en laboratoire, permettre une optimisation agressive et réduire considérablement les risques de post-production.

La protection de votre matériel est tout aussi importante que la protection de vos logiciels contre les cyberattaques. Cette session présentera la vérification de sécurité précoce d'un petit module de propriété intellectuelle (IP) destiné à l'intégration de circuits intégrés.

Dans ce webinaire, vous découvrirez les applications formelles automatiques qui peuvent être utilisées pour résoudre les problèmes de conception et de vérification courants lors du développement de conceptions ASIC et FPGA.

Dans ce webinaire, nous allons montrer comment utiliser un flux automatisé et formel garantissant une couverture complète de l'espace national de vos registres, vérifier de manière exhaustive les comportements et tout comportement illégal sans avoir à apprendre le formel.

Dans ce webinaire, nous aborderons en détail la méthodologie formelle, en nous concentrant sur l'ABC du formel : (A) l'abstraction, (B) la chasse aux bugs et les preuves de construction, et (C) la couverture dans le contexte de l'audit immobilier.

Dans ce webinaire, vous découvrirez la progression des applications formelles conviviales vers les premières étapes de la vérification formelle des propriétés ; l'idée pratique d'une vérification formelle exhaustive au niveau des modules jusqu'à la promesse d'un développement piloté par les propriétés.

Dans ce webinaire, nous partagerons une méthodologie statique et formelle complète utilisant l'application automatisée Questa X-Check qui permet aux équipes de conception de résoudre les problèmes liés à la cause « X » dès le début du processus de conception RTL.

Dans ce webinaire, vous apprendrez à tirer parti de l'analyse formelle pour détecter et corriger autant de bogues fonctionnels que possible, afin d'améliorer la qualité de votre produit final et de réduire le risque de rediffusions.

Dans ce webinaire, vous découvrirez pourquoi l'application de Formal en début de développement permet de raccourcir le cycle de vérification global en détectant et en corrigeant la plupart des bogues en cours de développement plutôt qu'en fin de processus de vérification.