Catapult crée un RTL de qualité pour les ASIC/FPGA à partir de C++/SystemC en deux fois moins de temps que le codage manuel. L'exploration de l'espace de conception, l'intégration de la synthèse RTL en aval et l'estimation/optimisation de la puissance permettent de meilleurs designs. La vérification du design, la couverture du code et la formalité réduisent les coûts de vérification RTL de 80 %.
Le choix entre C++ ou SystemC donne aux équipes la flexibilité de décider de la méthodologie la plus efficace pour leurs tâches de conception. Qu'il s'agisse de la vitesse de simulation et de vérification supérieure du C++ séquentiel avec les types de données AC (hlslibs.org), ou une modélisation explicite de la simultanéité avec SystemC et MatchLib (en utilisant les types AC), Catapult est là pour vous.
Avec le Catapult Flow, RTL Debug disparaît littéralement. Le modèle C est validé dans son environnement, et à partir de là, un RTL correct par construction est créé. Cela réduit considérablement les efforts de vérification.
La bibliothèque de formation à la demande Catapult High-Level Synthesis (HLS) contient un ensemble de parcours d'apprentissage avec des modules destinés à initier les ingénieurs au HLS et à la vérification de haut niveau.
Un groupe pour discuter des subtilités de la conception et de la vérification à l'aide des outils Siemens EDA HLS et HLV. Participez à la discussion sur les nouveaux sujets, les fonctionnalités, le contenu et les experts techniques.
Un ensemble de bibliothèques gratuites et ouvertes implémentées en C++ standard pour une conception matérielle et logicielle précise au bit par bit. C'est une communauté ouverte d'échange de connaissances et de propriété intellectuelle sur le HLS qui peut être utilisée pour accélérer la recherche et la conception.
Blog sur les méthodologies et techniques de conception et de vérification de synthèse de haut niveau (HLS) de nouvelle génération.
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