Co-conception FPGA/PCB

Intégration de flux

L'optimisation des E/S est étroitement intégrée au flux de conception Xpedition Enterprise, accessible à n'importe quelle étape du projet à l'aide d'un onglet dans l'environnement de conception schématique Xpedition. Schéma, disposition des PCB et bases de données FPGA sont maintenus synchronisés grâce à l'assistant de synchronisation. Cela permet aux utilisateurs de mieux contrôler le flux de données de conception du projet. De plus, les utilisateurs schématiques peuvent décider quand les données FPGA (nouvelles ou mises à jour) doivent être transférées vers la conception du PCB. Avant que le placement ou le routage ne soit lancé sur le PCB, l'optimiseur d'E/S permet de planifier les étages en utilisant les données du projet Xpedition dans la fenêtre du plan d'étage pour une meilleure affectation initiale. Ensuite, les résultats peuvent être exportés vers l'environnement de mise en page de Xpedition. Les pièces FPGA sont gérées soit au niveau du projet, soit au niveau de la bibliothèque d'entreprise.

Regroupement de signaux

Des groupes de signaux peuvent facilement être créés pour gérer la complexité du signal des FPGA à nombre élevé de broches et accélérer le processus d'attribution des broches. Chaque groupe peut définir les interfaces de fonctions matérielles particulières à implémenter plus tard dans le FPGA. Ces groupes peuvent être traités comme des entités HDL distinctes au sein de l'outil. Les groupes de signaux peuvent être créés manuellement via l'interface graphique ou extraits d'un fichier HDL (Verilog ou VHDL).

Partitionnement par épingles

En regroupant les broches à travers les banques d'E/S du FPGA, l'optimiseur offre plus de flexibilité dans l'attribution des NIP. Les avantages du partitionnement des broches comprennent une meilleure planification des connexions PCB, la génération de symboles personnalisés et la minimisation des règles d'échange de broches au sein du groupe, conduisant à un meilleur contrôle de l'optimisation des broches et à un meilleur démêlement du réseau. De plus, les groupes de signaux peuvent être attribués à une partition en tant qu'entité unique, ce qui élimine le besoin de diviser les groupes de signaux entre les banques d'E/S. L'interface graphique rend la gestion des partitions PIN dans l'outil intuitive et simple.

Attribution de signaux et de NIP

Attribuer manuellement des centaines de signaux HDL aux broches FPGA, tout en respectant strictement les règles des fournisseurs FPGA est un défi pour tous. Pour contrer cela, l'optimiseur d'E/S fournit aux utilisateurs une interface graphique intuitive et pleine de fonctions utiles. Ceux-ci vont de l'attribution automatique, la supervision des normes de signal, l'affectation par simple glisser-déposer, la prise en charge des opérations sur des ensembles d'objets et le filtrage dynamique. Celles-ci font de l'attribution des épingles de signalisation une opération simple. Chaque modification apportée à l'attribution des broches est gérée à travers le flux FPGA embarquée et est maintenu cohérent puisque l'optimiseur se situe entre les flux FPGA et PCB, communiquant toutes les modifications apportées de part et d'autre.

Génération automatisée de pièces et de symboles

La nature même des appareils FPGA nécessite une approche différente du processus de génération de symboles. La logique FPGA peut changer plusieurs fois au cours du projet et les symboles doivent être cohérents avec ces changements. Les utilisateurs disposent d'un ensemble de fonctionnalités puissantes qui rendent la création de symboles facile, rapide et sans erreur, tout en permettant un contrôle total du processus de création de symboles. Comparé à la création manuelle de symboles, le temps est réduit de quelques heures ou jours à quelques minutes.

Planification d'étage

Une phase importante du flux de conception des PCB est le placement et l'orientation des composants sur la disposition de la carte elle-même. La planification des étages peut être faite avant et pendant le processus de mise en page des PCB. Les concepteurs ont l'avantage évident de pouvoir apporter des modifications à l'attribution des NIP FPGA dès les premières étapes du projet.

Démêlement de la ligne nette

• Les attributions de code PIN peuvent être automatiquement optimisées tout en respectant les règles et contraintes spécifiques aux codes PIN. Cela permet un démêlement de la ligne nette très efficace, ce qui se traduit par :
• Réduction du nombre de couches
• Minimisation des problèmes d'intégrité du signal
• Augmentation des budgets de chronométrage
• Minimisation de la longueur de trace sur le PCB
• Temps d'itinéraire beaucoup plus rapide du FPGA in situ sur le tableau.

L'optimiseur d'E/S garantit un échange de broches sans erreur pendant le processus d'attribution du signal. Le démêlage peut être effectué sur les données de disposition Xpedition ou bien plus tôt lors de la planification des étages. De plus, il est entièrement pris en charge entre les broches, les échappements de broches, les fins de trace et les cibles de route.

FPGA multi-instances

Dans la plupart des cas, le même appareil FPGA aura différentes fonctions logiques partagées entre les projets ou même partagées au sein d'un seul projet. L'optimiseur d'E/S prend entièrement en charge ces situations et cela se fait automatiquement pendant le développement du projet. Les FPGA représentés par différents symboles fonctionnels dans le rapport BOM sont répertoriés avec les codes du fournisseur.

Optimisation multi-FPGA

L'optimisation réussie des connexions entre deux ou plusieurs appareils FPGA est presque impossible à réaliser sans cette technologie de pointe. L'algorithme d'optimisation évalue toutes les combinaisons de connexions possibles pour arriver à l'interconnexion optimale, minimisant les croisements nets résultant de l'assignation initiale, permettant des taux d'achèvement d'itinéraire plus élevés. L'optimiseur d'E/S FPGA inclut l'optimisation multi-FPGA en standard.