Conception et vérification de DDRx

HyperLynx effectue une analyse intégrée de l'intégrité du signal et de la synchronisation pour les interfaces à double débit de données (DDR), vérifiant la qualité du signal, l'asymétrie et les exigences de synchronisation. L'extraction automatisée de la mise en page, la modélisation 3D EM et les techniques de simulation avancées prennent en charge l'analyse sensible à l'alimentation et les applications DDR5.

Ressources HyperLynx

Analyser les interfaces DDR

Les interfaces DDR contiennent plusieurs groupes de signaux, chacun avec des exigences de qualité de signal uniques. Ils ont également des relations temporelles relatives entre les groupes de signaux qui doivent être satisfaits. Tous les signaux de tous les groupes doivent être analysés pour s'assurer que la conception fonctionnera comme prévu. Dans l'image montrée ici, il y a plus de 64 signaux, y compris l'horloge, la commande/adresse, les données, le stroboscopique de données et l'état. Un problème de qualité ou de synchronisation du signal avec n'importe quel signal peut rendre l'interface entière inutilisable.

Heureusement, les interfaces DDR sont associées aux spécifications JEDEC qui documentent les exigences d'interface - mais uniquement pour le côté DRAM de l'interface. JDEC ne spécifie pas les exigences de signal d'E/S du contrôleur ou de synchronisation, donc différents contrôleurs auront des comportements uniques qui devront être pris en compte lors de l'analyse. Par exemple, les contrôleurs peuvent effectuer un débrouillage sur une base d'interface, d'octets, de gnibble ou de bits individuels - ou pas du tout.

Pour s'assurer qu'une interface fonctionnera, il faut s'assurer que les exigences de qualité et de synchronisation du signal sont respectées pour tous les signaux et les relations inter-groupes, y compris les comportements spécifiques au contrôleur. Cela nécessite de simuler tous les signaux et de post-traiter les données de forme d'onde pour extraire les mesures oculaires et interconnecter les temps de vol pour une utilisation lors des calculs de synchronisation. Effectuer cette analyse pour une interface DDR complète est difficile, car il y a des dizaines de signaux impliqués. Idéalement, cette analyse devrait être entièrement automatisée, en raison de la complexité et du nombre d'étapes d'analyse impliquées.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Vérification automatisée après la mise en page de l'interface complète

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatise entièrement la vérification post-mise en page DDR à interface complète en combinant l'extraction automatisée de topologie de mise en page avec une simulation avancée tenant compte du protocole DDR, un post-traitement complet des formes d'onde et la génération de rapports.

La vérification DDR HyperLynx offre plusieurs niveaux de précision de modélisation de la mise en page, vous permettant d'activer/désactiver différents phénomènes physiques pour déterminer leurs effets individuels sur les performances globales du système. Les flux d'analyse automatisés sont entièrement intégrés à HyperLynx Advanced Solvers, fournissant une modélisation précise des chemins de retour non idéaux, le partage du courant de retour et les impacts du bruit de commutation simultané (SSN). Mieux encore, la modélisation de la mise en page est entièrement automatisée - il suffit de spécifier les signaux d'intérêt, les critères pour considérer les signaux comme des agresseurs - et HyperLynx fait le reste.

La vérification post-mise en page HyperLynx DDR effectue une analyse spécifique au protocole basée sur la technologie DRAM sélectionnée et les caractéristiques du contrôleur, produisant un rapport HTML détaillé qui vous indique ce qui a réussi, ce qui a échoué et dans quelle mesure.

Analyse de la conception préalable à la mise en page

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Une fois qu'une stratégie de routage appropriée a été définie, les contraintes peuvent être capturées graphiquement et automatiquement intégrées à la mise en page.

À mesure que les vitesses de DDR augmentent, les marges de tension et de synchronisation continuent de baisser, ce qui rend impératif d'étudier en profondeur l'espace de conception avec simulation avant le début de la mise en page. La plupart des méthodologies d'analyse DDR se concentrent presque exclusivement sur l'analyse pré-mise en page, où une poignée de signaux sont analysés pour représenter les performances de l'interface complète.

Lors de l'analyse préalable à la mise en page, il est extrêmement important de modéliser le design car il sera en fait construit au lieu d'une représentation idéaliste qui ne peut pas être pratiquement mise en page ou fabriquée. HyperLynx est étroitement intégré au logiciel Z-Zero Z-Planner (TM) pour s'assurer que les caractéristiques de l'empilage de conception et de traçage représentent une réalité physique qui peut être réalisée avec un fournisseur de fab spécifique.

L'analyse préalable à la mise en page est un processus interactif, dans lequel les concepteurs créent une topologie de mise en page proposée, exécutent l'analyse, examinent les résultats et itèrent. Il est important que le processus d'analyse indique les marges de tension et de synchronisation de la conception, car elles seront effectivement mesurées dans le contexte du système. L'analyse de pré-mise en page HyperLynx est pilotée par l'éditeur de schémas LineSIM, qui permet aux concepteurs d'explorer les effets de l'ordre de routage, de la terminaison, des couches de routage, via les géométries et la longueur/géométrie/espacement des traces sur les performances de leur conception.

Analyse unifiée de pré-mise en page et de post-mise en page

L'analyse préalable à la mise en page définit un ensemble de directives de mise en page qui devraient permettre à un système de fonctionner correctement, si l'exploration préalable à la mise en page était complète et que les règles de mise en page ont été complètement suivies. La vérification post-mise en page analyse le comportement de la conception telle qu'elle a été réellement présentée, capturant les cas où les directives n'ont pas été suivies correctement ou n'étaient tout simplement pas assez complètes.

Les deux formes d'analyse sont importantes. L'exploration préalable à la mise en page permet d'optimiser les efforts de mise en page et d'éviter les retouches excessives. La vérification post-mise en page permet de s'assurer que la conception est prête pour la vérification du prototype et ne contient pas de problèmes qui le feront échouer en laboratoire, où le débogage, la mise à jour et la refabrication prennent beaucoup de temps et coûtent cher.

L'exploration préalable à la mise en page établit les attentes quant à la façon dont la conception fonctionnera et quelles seront les marges d'exploitation. La vérification post-mise en page doit effectuer le même processus analytique et rapporter les résultats de la même manière que l'exploration pré-mise en page, afin que les deux ensembles de résultats puissent être facilement comparés. Idéalement, le processus d'analyse devrait être entièrement automatisé, en raison de la complexité et du nombre d'étapes du processus. C'est exactement ce que fait l'analyse DDR HyperLynx - utilisez le même flux d'analyse automatisé qui rapporte les mêmes résultats dans le même format - afin que tous les problèmes survenus pendant la mise en page puissent être rapidement isolés et résolus.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Rapports complets sur les résultats de la simulation

Software interface with graphs, charts, and data tables displaying financial or analytical information

L'analyse DDR HyperLynx produit un rapport complet qui répertorie les signaux analysés et montre ce qui est passé, ce qui a échoué et dans quelle mesure.

Les résultats sont présentés dans un format HTML hyperlié organisé par onglets, qui incluent la lecture des données, l'écriture de données, l'adresse/commande, les signaux différentiels, l'inclinabilité DQ/DQS et les diagrammes oculaires. Un onglet récapitulatif séparé reprend le rapport global dans un tableau de résultats principal. Chaque onglet du rapport affiche les valeurs requises et mesurées pour les paramètres JEDEC et les paramètres spécifiques au contrôleur, ainsi que des liens hypertextes qui permettent aux utilisateurs de visualiser les détails des mesures dans un visualiseur de formes d'onde interactif. Les résultats sont filtrables et triables, ce qui permet aux concepteurs de déterminer rapidement les valeurs minimales/maximales et d'isoler les zones à problèmes.

Un visualiseur de diagrammes oculaires interactif séparé présente les principaux résultats du rapport sous forme de tableau, permettant aux conceptions de tracer un diagramme oculaire en sélectionnant une ligne de signaux dans le tableau. Le tableau est filtrable et triable, similaire au rapport HTML. Le masque oculaire approprié et spécifique au protocole peut être affiché pour afficher la tension et les marges de synchronisation du signal.

Analyse DDR avancée et sensible aux protocoles

L'analyse DDR à interface complète est un processus complexe, spécifique au protocole et à l'appareil. Le processus analytique exact, les mesures de forme d'onde et le calcul temporel diffèrent en fonction de la technologie DRAM et du contrôleur utilisés. HyperLynx comprend les exigences de protocole pour les technologies DDR-2,3,4,5 et LPDDR-2,3,4,5, y compris les mémoires DDR5 mises en mémoire tampon (enregistrées). HyperLynx utilise une combinaison de modèles de chronométrage et d'options de configuration de l'assistant d'analyse pour établir les capacités du contrôleur et comment configurer l'analyse. Les capacités du Controller spécifiées par l'assistant d'analyse comprennent la synchronisation des adresses 1T/2T, le nivellement de la lecture et de l'écriture, la configuration de terminaison dynamique, les capacités de décapage DQ/DQS, et plus encore.

À mesure que les débits de données augmentent, les interactions entre les signaux et le Power Delivery Network (PDN) deviennent plus importantes et peuvent consommer une partie importante de la marge opérationnelle disponible de la conception. La modélisation de ces effets nécessite un modèle de simulation précis pour le réseau combiné signal/alimentation électrique. L'analyse DDR HyperLynx est parfaitement intégrée au solveur hybride HyperLynx Advanced Solvers pour générer ces modèles de simulation. Avec l'analyse Power-Away, les effets des chemins de retour de signal non idéaux, du partage du courant de la voie de retour et du bruit de commutation simultané peuvent être inclus de manière sélective ou exclus de l'analyse, ce qui permet de quantifier l'ampleur de leur impact sur les marges d'exploitation.

La mémoire DDR5 représente un tout nouveau chapitre dans la modélisation et la simulation DDR, en raison de l'inclusion de circuits d'égalisation dans les récepteurs de périphériques. Cela nécessite une nouvelle génération de modèles de simulation DDR5 (IBIS-AMI) et de techniques de simulation. De plus, la DDR5 exige le calcul des marges oculaires à des probabilités 1e-16, ce qui n'est pas possible avec les techniques de simulation DDR conventionnelles. HyperLynx prend entièrement en charge les modèles de simulation DDR5 IBIS-AMI avec les dernières fonctionnalités et prend en charge plusieurs méthodes de simulation pour fournir différents compromis entre vitesse et précision de la simulation. HyperLynx permet également d'utiliser les modèles IBIS-AMI avec des pilotes analogiques à extrémité unique qui ont des impédances de montée/chute et des taux de bord variables - quelque chose qui ne fait pas partie nativement de la spécification IBIS-AMI elle-même.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

L'analyse avancée DDR5 d'HyperLynx prend en charge la modélisation simultanée de l'asymétrie montée/chute et le calcul des résultats jusqu'à 1e-16, répondant aux exigences les plus strictes de la spécification DDR5.

Conception et vérification de DDRx

Analyse de l'interface DDR