ReqTracer

Dans ce webinaire, vous apprendrez à mettre en œuvre des assertions simultanées à l'aide des assertions SystemVerilog (SVA), et à mieux comprendre comment elles peuvent compléter vos méthodologies de vérification existantes.

Harry Foster souligne les principales conclusions de l'étude de vérification fonctionnelle du Wilson Research Group 2022, et fournit son interprétation et son analyse des tendances émergentes d'aujourd'hui en matière de conception et de vérification ASIC et FPGA.

Dans ce webinaire, vous apprendrez comment le Framework UVM et l'Questa Verification IP permettent

création d'un banc d'essai en une journée pour que l'équipe puisse se concentrer sur la création de tests et la fermeture de la couverture.

Dans ce webinaire, nous examinerons les moyens de créer de puissants bancs d'essai réutilisables en masquant les signaux et en fournissant à vos rédacteurs de test un proxy qui leur permet de commencer à écrire des tests immédiatement.

Dans ce webinaire, vous apprendrez comment créer des transactions testbench et des classes de composants qui sont facilement déboguées et réutilisées. Des règles supplémentaires sont affichées pour le code SystemVerilog afin d'éviter les bogues courants.

Dans ce webinaire, vous apprendrez que SystemVerilog a de nombreux types de données dynamiques et de tableaux. On vous montrera lesquels choisir pour les tableaux de bord, les mémoires éparses, les tableaux de hachage, les bancs de test et plus encore.

Dans ce webinaire, découvrez comment modéliser des registres matériels jusqu'au niveau des bits, ou créer des types de données complexes qui contiennent un mélange de différents éléments tels que la logique à 4 états, des entiers à 2 états, des nombres réels et des types énumérés.

Dans ce webinaire, vous apprendrez comment créer des classes pour les transactions UVM, également appelées éléments de séquence. On vous montrera également où ils sont créés et utilisés dans un banc d'essai, et par quelle classe devriez-vous commencer.

Dans ce webinaire, vous apprendrez à créer des classes pour les séquences UVM, contenant une ou plusieurs transactions, comment une classe de test démarre une séquence et comment les transactions circulent vers et depuis la séquence vers le reste du banc de test.

Dans ce webinaire, vous apprendrez les deux problèmes les plus courants lorsque les résultats du solveur de contraintes ne correspondent pas à votre intention : comment les règles d'évaluation des expressions Verilog s'appliquent et l'effet de la probabilité sur le choix des valeurs de solution.

Dans ce webinaire, vous apprendrez les changements dans l'UVM 1800.2 par rapport aux UVM 1.2 et 1.1d afin que vous puissiez être prêt à adopter la nouvelle norme. Nous allons couvrir les ajouts clés dans UVM 1800.2 et ce qui est dans le nouveau livre de recettes UVM.