Avery Verification IP pour la mémoire DDR comprend :

• BFM configurables dynamiquement prenant en charge le complexe racine, le point de terminaison et le commutateur. Compilez une fois et sélectionnez la configuration au moment de l'exécution en tant que RC ou EP
• BFM configure aléatoirement le DUT pendant l'énumération pour tester plus de configurations prises en charge en moins de temps, telles que l'égalisation aléatoire (coefficients, préréglages, coefficients de rejet) où de nombreux problèmes de couche PHY sont détectés
• Configuration DUT des miroirs BFM complexes racine permettant la validation contextuelle
• Injectez des erreurs à toutes les couches à l'aide de rappels et d'opérations de paquets telles que nullify, drop, nak, override de champ, etc.
• Les classes de transaction et les files d'attente multifonctions de demande/d'achèvement facilitent la modélisation des flux de demandes de trafic et d'achèvement volumineux et à bande passante élevée, entrecroisés et retardés. Diffusez des TLP basés sur la fonction de demande de source aléatoire et la mémoire cible et l'espace de configuration.
• La contrainte SV définie sur toutes les classes de paquets et de transactions génère un riche ensemble de paquets normaux et d'erreur
• Les trackers de protocole multi-niveaux (TL, DLL, PL) accélèrent le débogage
• La couverture fonctionnelle suit les commandes TLP/DLLP et les états des appareils
• Des assertions complètes suivent la couverture de la liste de contrôle de conformité PCI-SIG et isolent les bogues DUT plus rapidement
• Une suite complète de tests de conformité aléatoires dirigés et contraints permet d'obtenir une couverture de protocole élevée