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C++/SystemC Synthesis
Un flux HLS complet prenant C++ ou SystemC comme entrée de conception et ciblant de manière optimale les implémentations ASIC, eFPGA ou FPGA réglées pour la fréquence et la technologie cible.
Synthèse et vérification de haut niveau
La plateforme de synthèse de haut niveau (HLS) et de vérification (HLV) de Siemens améliore votre flux de conception et de vérification ASIC et FPGA par rapport au RTL traditionnel. L'utilisation de C++ ou SystemC Catapult offre une qualité de résultats inégalée en matière de performances, de puissance et de surface, en plus de solutions HLV uniques.
TENDANCES ET TECHNOLOGIES
La conception et la vérification RTL sont trop lentes et coûteuses
La productivité RTL, en particulier pour les blocs à valeur ajoutée nouveaux et complexes, est au point mort. Les défis de conception et de vérification liés à la création de nouvelles architectures qui offrent des avantages en silicium pour le traitement sans fil, 5G, AI/ML, automobile ou vidéo/image ne facilitent pas la vie des équipes de conception.
Exploration de l'architecture
Votre matériel sera-t-il limité aux performances du système ? Avez-vous choisi la bonne architecture de mémoire fondamentale ? Ou l'avez-vous découvert uniquement lors de l'intégration du système ? La synthèse de haut niveau accélère votre exploration de l'espace de conception.
Performances et zone d'alimentation optimales
Il est difficile de fournir un équilibre optimal de performance, de puissance et de surface pour vos besoins de conception. Trop peu de performances, trop de puissance ou trop de surface et vous risquez de manquer un cycle de produit. Tirez parti de HLS pour concevoir mieux et plus rapidement.
Êtes-vous toujours en train de déboguer RTL ?
Découvrir des bogues tard dans RTL signifie des occasions manquées, moins de silicium compétitif, des retards d'enregistrement et des maux de tête ECO. La conception et la vérification de Catapult HLS fournissent des conceptions RTL pour la première fois, avec un coût réduit du serveur et des outils.
SÉMINAIRE VIRTUEL HLS
Les clients de Catapult discutent de leur utilisation réelle de HLS
Au cours des dernières années, l'adoption de HLS pour la conception de puces a explosé en raison de la complexité croissante de la conception et de la vérification ainsi que des pressions liées au délai de mise sur le marché. Catapult HLS permet aux concepteurs de mettre leurs puces sur le marché plus rapidement en raccourcissant le flux global de conception et de vérification.
High-Level Synthesis Solutions Catapult
Les solutions de synthèse de haut niveau Catapult offrent la prise en charge des langages C++ et SystemC, l'indépendance FPGA et ASIC, l'estimation et l'optimisation de la puissance ASIC ainsi que les dernières nouveautés en matière de zone multi-VT physiquement consciente et d'optimisation des performances pour améliorer vos conceptions.
High-Level Verification Solutions Catapult
Accélérez votre flux de vérification de haut niveau (HLV) avec des méthodes connues et fiables à l'aide de la plateforme Catapult HLV. Réduisez votre temps et vos coûts globaux de vérification SoC jusqu'à 80 % en tirant parti de la vérification de la conception de haut niveau, de la couverture code/fonctionnelle et des méthodes statiques et formelles.
Bibliothèque de ressources
Synthèse de haut niveau Catapult
Découvrez comment la plateforme de synthèse et de vérification de haut niveau Catapult vous permet d'en faire plus, et de mieux le faire. En savoir plus sur l'IA/ML, l'apprentissage profond, la vision par ordinateur, les communications, la vidéo et plus encore. Les outils de synthèse et de vérification de haut niveau (HLS & HLV) de Siemens offrent l'avantage concurrentiel dont vous avez besoin.
