Optimisation
Co-optimisation pour la puissance, la performance, la surface, les coûts et la fiabilité du silicium, des emballages, des interposeurs et des PCB

Une solution intégrée d'emballage de circuit intégré qui couvre tout, de la planification et du prototypage à l'approbation de diverses technologies d'intégration telles que FCBGA, FOWLP, 2.5/3DIC et autres. Nos solutions d'emballage de CI 3D vous aident à surmonter les limites de la mise à l'échelle monolithique.
L'industrie des semi-conducteurs a fait de grands progrès dans la technologie ASIC au cours des 40 dernières années, ce qui a mené à de meilleures performances. Mais à mesure que la loi de Moore approche de ses limites, les dispositifs de mise à l'échelle deviennent de plus en plus difficiles. La réduction des appareils prend maintenant plus de temps, coûte plus cher et présente des défis en matière de technologie, de conception, d'analyse et de fabrication. Ainsi, entre dans le 3D IC.
3D IC est un nouveau paradigme de conception axé sur les rendements décroissants de la mise à l'échelle de la technologie des CI, alias loi de Moore.
rechange comprennent la division d'un système sur puce (SOC) en sous-fonctions ou composants plus petits appelés « chiplets » ou « IP rigides », et l'utilisation de plusieurs matrices pour surmonter les limites imposées par la taille d'un réticule.
Atteint en rapprochant les composants de la mémoire des unités de traitement, ce qui réduit la distance et la latence dans l'accès aux données. Les composants peuvent également être empilés verticalement, ce qui permet de réduire les distances physiques entre eux.
L'intégration hétérogène présente plusieurs avantages, notamment la capacité de mélanger différents nœuds de processus et de technologie, ainsi que la capacité de tirer parti des plateformes d'assemblage 2.5D/3D.
Nos solutions de conception de circuits intégré 3D prennent en charge la planification et l'analyse architecturales, la planification et la vérification de la conception physique, l'analyse électrique et de la fiabilité, et le soutien aux tests et au diagnostic pendant le transfert de la fabrication.

Système complet pour la planification de systèmes hétérogènes, offrant une création logique flexible pour une connectivité transparente de la planification au système LVS final. La fonctionnalité de planification des sols prend en charge la mise à l'échelle de conceptions hétérogènes complexes.

Accélérez les temps de cycle de conception et le processus d'obtention du ruban grâce à la routabilité de la conception et à la fermeture PPA pendant l'optimisation du placement. L'optimisation intégrée à la hiérarchie assure une fermeture temporelle de niveau supérieur. Les spécifications de conception optimisées offrent un meilleur PPA, certifié pour les nœuds avancés TSMC.

Une seule plateforme prend en charge la conception avancée de SIP, de puces, d'interposeurs de silicium, de substrats organiques et de verre, ce qui réduit le temps de conception grâce à une méthodologie avancée de réutilisation de la propriété intellectuelle. La vérification de la conformité dans la conception pour les I/PI et les règles de processus élimine les itérations d'analyse et d'approbation.

Cette solution vérifie la netlist d'assemblage de paquets par rapport à une netlist de référence « dorée » pour assurer l'exactitude fonctionnelle. Il utilise un flux de travail automatisé avec vérification formelle, vérifiant toutes les interconnexions entre les dispositifs à semi-conducteurs en quelques minutes, garantissant une précision et une efficacité élevées.

Conduisez l'aménagement physique avec une analyse intégrée et une intention électrique. Combinez l'extraction silicium/organique pour la simulation SI/PI avec des modèles adaptés à la technologie. Améliorer la productivité et la qualité électrique, en passant de l'analyse prédictive à l'approbation finale.

Soutenir les objets mécaniques dans le plan de plancher de l'emballage, permettant à tout composant d'être traité comme mécanique. Les cellules mécaniques sont incluses dans les exportations d'analyse, avec prise en charge bidirectionnelle pour xPD et NX par l'intermédiaire de la bibliothèque à l'aide d'IDX, assurant une intégration transparente.

Vérification complète de la signature du substrat indépendante de la disposition avec Calibre. Il réduit les itérations d'approbation en résolvant les erreurs par HyperLynx-Vérification de la conception de la DRC, amélioration du rendement, de la fabricabilité et de la réduction des coûts et de la ferraille.

Solution thermique couvrant les transistors au niveau du système et les échelles de la planification précoce à la signature du système, pour une analyse thermique détaillée au niveau de la puce avec des conditions précises du colis et des limites. Réduire les coûts en minimisant le besoin de puces d'essai et aide à cerner les problèmes de fiabilité du système.
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Gestion des données de conception et de bibliothèque propres à la CEAD. Assure la sécurité et la traçabilité des données WIP, avec la sélection des composants, la distribution de la bibliothèque et la réutilisation des modèles. Intégration PLM transparente pour la gestion du cycle de vie des produits, la coordination de la fabrication, les demandes de nouvelles pièces et la gestion des actifs.

Manipulez plusieurs matrices ou chiplets au moyen de tests au niveau des matrices et des empilements, en prenant en charge les normes IEEE telles que 1838, 1687 et 1149.1. Il offre un accès complet à la matrice intégrée, à la validation des tests de plaquettes et étend la DFT 2D à 2.5D/3D, en utilisant Tessent Streaming Scan Network pour une intégration transparente.

Éliminez le temps consacré à l'élaboration et à la maintenance de modèles fonctionnels d'autobus personnalisés (BFM) ou de composants de vérification. Avery Verification IP (VIP) permet aux équipes des systèmes et des systèmes sur puce (SoC) d'améliorer considérablement la productivité de la vérification.

La plate-forme de circuits intégrés personnalisés Solido Intelligent, alimentée par une technologie propriétaire compatible avec l'IA, offre des solutions de vérification de circuits de pointe conçues pour relever les défis des circuits intégrés 3D, répondre aux exigences strictes en matière d'intégrité du signal, de la puissance et de la chaleur et accélérer le développement.

Assurez la fiabilité de l'interconnexion et la résilience ESD grâce à des mesures complètes de résistance point à point (P2P) et de densité de courant (CD) sur la matrice, l'interposeur et l'emballage. Tenir compte des différences entre les nœuds de processus et les méthodologies ESD grâce à une interconnexion robuste entre les dispositifs de protection.
Un chiplet est conçu avec la compréhension qu'il sera connecté à d'autres puces à l'intérieur d'un paquet. La proximité et la distance d'interconnexion plus courte signifient moins de consommation d'énergie, mais aussi la coordination d'un plus grand nombre de variables comme l'efficacité énergétique, la largeur de bande, la surface, la latence et la hauteur.
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