Optimiser
Co-optimisation pour la puissance, la performance, la surface, le coût et la fiabilité sur le silicium, les emballages, les interposeurs et les PCB

Une solution intégrée d'emballage de CI qui couvre tout, de la planification et du prototypage à l'approbation de diverses technologies d'intégration telles que FCBGA, FOWLP, 2.5/3DIC, et autres. Nos solutions d'emballage de CI 3D vous aident à surmonter les limites de la mise à l'échelle monolithique.
L'industrie des semi-conducteurs a fait de grands progrès dans la technologie ASIC au cours des 40 dernières années, menant à de meilleures performances. Mais alors que la loi de Moore approche de ses limites, la mise à l'échelle des appareils devient de plus en plus difficile. Réduire les appareils prend maintenant plus de temps, coûte plus cher et présente des défis en matière de technologie, de conception, d'analyse et de fabrication. Ainsi, entre le 3D IC.
3D IC est un nouveau paradigme de conception motivé par les rendements décroissants de la mise à l'échelle de la technologie IC, alias loi de Moore.
Les approches alternatives impliquent la décomposition d'un système sur puce (SoC) en « blocs » fonctionnels plus petits et l'adoption d'architectures multipuces pour surmonter les contraintes physiques de la taille du réticule.
Atteint en rapprochant les composants de la mémoire des unités de traitement, en réduisant la distance et la latence dans l'accès aux données. Les composants peuvent également être empilés verticalement, ce qui permet de raccourcir les distances physiques entre eux.
L'intégration hétérogène présente plusieurs avantages, notamment la possibilité de mélanger différents nœuds de processus et de technologie, ainsi que la possibilité de tirer parti des plateformes d'assemblage 2.5D/3D.
Nos solutions de conception de circuits intégré 3D prennent en charge la planification/analyse architecturale, la planification/vérification de la conception physique, l'analyse électrique et de fiabilité, et le soutien aux tests/diagnostics lors du transfert de fabrication.

Un système complet pour la planification de systèmes hétérogènes, offrant une création logique flexible pour une connectivité transparente de la planification au système LVS final. La fonctionnalité de planification des sols prend en charge la mise à l'échelle de conceptions hétérogènes complexes.

Réaliser des temps de cycle de conception plus rapides et un chemin vers le ruban adhésif grâce à la routabilité de la conception et à la fermeture PPA pendant l'optimisation du placement. L'optimisation intégrée à la hiérarchie assure une fermeture temporelle de haut niveau. Les spécifications de conception optimisées offrent un meilleur PPA, certifié pour les nœuds avancés TSMC.

Une seule plate-forme prend en charge la conception avancée de SIP, de puces, d'interposeurs de silicium, de substrats organiques et de verre, réduisant ainsi le temps de conception grâce à une méthodologie avancée de réutilisation IP. La vérification de la conformité intégrée à la conception pour les SI/PI et les règles de processus élimine les itérations d'analyse et d'approbation.

Cette solution vérifie la netlist d'assemblage de paquets par rapport à une netlist de référence « dorée » pour assurer l'exactitude fonctionnelle. Il utilise un flux de travail automatisé avec vérification formelle, vérifiant toutes les interconnexions entre les dispositifs à semi-conducteurs en quelques minutes, assurant une précision et une efficacité élevées.

Conduisez la disposition physique avec analyse intégrée et intention électrique. Combinez l'extraction silicium/organique pour la simulation SI/PI avec des modèles technologiques précis. Améliorez la productivité et la qualité électrique, en passant de l'analyse prédictive à l'approbation finale.

Soutenir les objets mécaniques dans le plan de plancher de l'emballage, permettant à n'importe quel composant d'être traité comme mécanique. Les cellules mécaniques sont incluses dans les exportations d'analyse, avec prise en charge bidirectionnelle pour xPD et NX via la bibliothèque utilisant IDX, assurant une intégration transparente.

Vérification complète pour la signature du substrat indépendante de la disposition avec Calibre. Il réduit les itérations d'approbation en résolvant les erreurs grâce à la vérification intégrée de la conception Hyperlynx-DRC, en améliorant le rendement, la fabricabilité et en réduisant les coûts et les rebuts.

Solution thermique couvrant le transistor au niveau du système et les échelles de la planification précoce à la signature du système, pour une analyse thermique détaillée au niveau de la puce avec des conditions précises de conditionnement et de limites. Réduisez les coûts en minimisant le besoin de puces de test et aide à identifier les problèmes de fiabilité du système.
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Bibliothèque et gestion des données de conception spécifiques à ECAD. Assure la sécurité et la traçabilité des données WIP, avec la sélection des composants, la distribution de la bibliothèque et la réutilisation des modèles. Intégration PLM transparente pour la gestion du cycle de vie des produits, la coordination de la fabrication, les demandes de nouvelles pièces et la gestion des actifs.

Gérer plusieurs matrices et chiplets grâce à des tests au niveau de la matrice et au niveau de la empilement, en prenant en charge les normes IEEE telles que 1838, 1687 et 1149.1. Il offre un accès complet au module intégré, à la validation des tests de plaquettes et étend la DFT 2D à 2.5D/3D, en utilisant Tessent Streaming Scan Network pour une intégration transparente.

Éliminez le temps passé à développer et à maintenir des modèles fonctionnels de bus personnalisés (BFM) ou des composants de vérification. Avery Verification IP (VIP) permet aux équipes Système et System-on-Chip (SoC) d'améliorer considérablement la productivité de la vérification.

La plate-forme de circuits intégrés personnalisés Solido Intelligent, powered by une technologie propriétaire compatible avec l'IA, offre des solutions de vérification de circuits de pointe conçues pour relever les défis des circuits intégrés 3D, répondre aux exigences strictes en matière de signal, de puissance et d'intégrité thermique et accélérer le développement.

Assurez la fiabilité de l'interconnexion et la résilience ESD avec des mesures complètes de résistance point à point (P2P) et de densité de courant (CD) sur la matrice, l'interposeur et l'emballage. Tenir compte des différences entre les nœuds de processus et la méthodologie ESD avec une interconnexion robuste entre les dispositifs de protection.
Un chiplet est conçu avec la compréhension qu'il sera connecté à d'autres chiplets dans un paquet. La proximité et la distance d'interconnexion plus courte signifient moins de consommation d'énergie, mais cela signifie aussi coordonner un plus grand nombre de variables comme l'efficacité énergétique, la bande passante, la surface, la latence et la hauteur.
Co-optimisation pour la puissance, la performance, la surface, le coût et la fiabilité sur le silicium, les emballages, les interposeurs et les PCB
Donner aux ingénieurs concepteurs les moyens d'utiliser des technologies accessibles qui réduisent la dépendance à l'égard des experts
Évolutivité pour gérer et communiquer des données hétérogènes au sein des équipes à l'échelle de l'entreprise et maintenir la continuité numérique
Éliminez les itérations grâce à un aperçu précoce des performances en aval et des effets de processus grâce à une vérification continue
Si vous avez des questions ou des commentaires, n'hésitez pas à nous contacter. Nous sommes là pour vous aider !