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Synthèse C++/Systemc
Flux HLS complet utilisant C++ ou SystemC comme entrée de conception et ciblant de manière optimale les implémentations ASIC, eFPGA ou FPGA réglées pour la fréquence et la technologie cible.
Synthèse et vérification de haut niveau
La plateforme de synthèse de haut niveau (HLS) et de vérification (HLV) de Siemens améliore votre processus de conception et de vérification ASIC et FPGA par rapport au RTL traditionnel. L'utilisation de C++ ou SystemC Catapult fournit des résultats de qualité supérieure en matière de performance, de puissance et de zone, en plus de solutions HLV uniques.
TENDANCES ET TECHNOLOGIES
La conception et la vérification des RTL sont trop lentes et coûteuses
La productivité des RTL, surtout pour les blocs à valeur ajoutée nouveaux et complexes, est au point mort. Les défis de conception et de vérification liés à la création d'architectures nouvelles qui offrent des avantages en silicium pour le traitement sans fil, 5G, AI/ML, automobile ou vidéo/image ne facilitent pas la vie des équipes de conception.
Exploration de l'architecture
Les performances de votre système seront-elles limitées ? Avez-vous choisi la bonne architecture de mémoire fondamentale ? Ou est-ce que vous ne l'avez découvert que lors de l'intégration du système ? La synthèse de haut niveau accélère votre exploration de l'espace de conception.
Performances et zone d'alimentation optimales
Il est difficile d'offrir un équilibre optimal entre performance, puissance et surface pour vos besoins de conception. Trop peu de performances, trop de puissance ou trop de surface et vous risquez de manquer un cycle de produit. Tirez parti de HLS pour concevoir mieux et plus rapidement.
Êtes-vous toujours en train de déboguer RTL ?
Détecter des bogues tard dans le RTL signifie des occasions manquées, moins compétitif de silicium, des retards d'enregistrement et des problèmes liés à l'ECO. La conception et la vérification de Catapult HLS offrent des conceptions RTL pour la première fois qui sont idéales, avec des coûts réduits pour les serveurs et les outils.
SÉMINAIRE VIRTUEL HLS
Les clients de Catapult discutent de leur utilisation réelle de HLS
Au cours des dernières années, l'adoption de HLS pour la conception de puces a connu une explosion en raison de la complexité croissante de la conception et de la vérification ainsi que des pressions liées au délai de mise sur le marché. Catapult HLS permet aux concepteurs de mettre leurs puces sur le marché plus rapidement en raccourcissant le processus global de conception et de vérification.
Solutions de synthèse de haut niveau Catapult
Les solutions de synthèse de haut niveau Catapult offrent la prise en charge des langages C++ et SystemC, l'indépendance FPGA et ASIC, l'estimation et l'optimisation de la puissance ASIC ainsi que les dernières avancées en matière de zone multi-VT physiquement consciente et d'optimisation des performances pour améliorer vos conceptions.
Solutions de vérification de haut niveau Catapult
Accélérez votre flux de vérification de haut niveau (HLV) avec des méthodes connues et fiables à l'aide de la plateforme Catapult HLV. Réduisez jusqu'à 80 % le délai et les coûts globaux de vérification de votre SoC en tirant parti de la vérification de la conception de haut niveau, de la couverture code/fonctionnelle et des méthodes statiques et formelles.
Bibliothèque de ressources
Synthèse de haut niveau Catapult
Découvrez comment la plateforme de synthèse et de vérification de haut niveau Catapult vous permet d'en faire plus et de mieux le faire. Renseignez-vous sur l'IA et le ML, l'apprentissage profond, la vision par ordinateur, les communications, la vidéo et plus encore. Les outils de synthèse et de vérification de haut niveau (HLS et HLV) de Siemens offrent l'avantage concurrentiel dont vous avez besoin.
