DDRx disain ja kontrollimine

HyperLynx teostab integreeritud signaali terviklikkuse ja ajastuse analüüsi topeltandmeedastuskiiruse (DDR) liideste jaoks, kontrollides signaali kvaliteedi, viltu- ja ajastusnõudeid. Automatiseeritud paigutuse ekstraheerimine, 3D EM-modelleerimine ja täiustatud simulatsioonitehnikad toetavad energiateadlikku analüüsi ja DDR5 rakendusi.

HyperLynx ressursid

DDR liideste analüüsimine

DDR liidesed sisaldavad mitut signaalirühma, millest igaühel on ainulaadsed signaali kvaliteedinõuded. Neil on ka suhtelised ajastussuhted signaalarühmade vahel, mida tuleb rahuldada. Kõigi rühmade signaale tuleb analüüsida, et tagada disaini toimimine ettenähtud viisil. Siin näidatud pildil on üle 64 signaali, sealhulgas kell, käsk/aadress, andmed, andmete stroob ja olek. Mis tahes ühe signaali signaali kvaliteedi või ajastusprobleem võib muuta kogu liidese töövõimetuks.

Õnneks on DDR-liidesed seotud JEDECi spetsifikatsioonidega, mis dokumenteerivad liidese nõudeid - kuid ainult liidese DRAM-poolele. JEDEC ei täpsusta kontrolleri I/O signaali ega ajastusnõudeid, seega on erinevatel kontrolleritel ainulaadne käitumine, mida tuleb analüüsi käigus arvesse võtta. Näiteks võivad kontrollerid teostada deskeerimist liidese, baidi, näksimise või üksiku bitide alusel - või üldse mitte.

Liidese toimimise tagamine nõuab signaali kvaliteedi ja ajastusnõuete täitmist kõigi signaalide ja rühmadevaheliste suhete, sealhulgas kontrollerispetsiifilise käitumise jaoks. See nõuab kõigi signaalide ja lainekuju järeltöötluse andmete simuleerimist, et ekstraheerida silmade mõõtmisi ja ühendada lennuajad ajastuse arvutamisel kasutamiseks. Selle analüüsi läbiviimine täieliku DDR-liidese jaoks on keeruline, kuna sellega on seotud kümneid signaale. Ideaalis peaks see analüüs olema täielikult automatiseeritud, kuna analüüsietapid on keerukused ja arvu.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automaatne täisliidese paigutuse järgne kontrollimine

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatiseerib täielikult täisliidese DDR-i paigutusjärgse kontrollimise, kombineerides automaatse paigutuse topoloogia ekstraheerimise täiustatud DDR-protokolliteadliku simulatsiooni, põhjaliku lainekuju järeltöötluse ja aruannete genereerimisega.

HyperLynx DDR kontrollimine pakub paigutuse modelleerimise täpsuse mitut taset, võimaldades teil erinevad füüsikalised nähtused sisse/välja lülitada, et teha kindlaks nende individuaalne mõju süsteemi üldisele jõudlusele. Automatiseeritud analüüsivood on täielikult integreeritud HyperLynx Advanced Solversiga, pakkudes täpset modelleerimist mitteideaalsetest tagasipöördumistadest, tagasivoolu jagamisest ja samaaegse lülitamismüra (SSN) mõjudest. Mis kõige parem, paigutuse modelleerimine on täielikult automatiseeritud - täpsustage lihtsalt huvipakkuvad signaalid, kriteeriumid signaalide agressoritena käsitlemiseks - ja HyperLynx teeb ülejäänu.

HyperLynx DDR paigutusjärgne kontroll teostab protokollispetsiifilise analüüsi, mis põhineb valitud DRAM-tehnoloogial ja kontrolleri omadustel, koostades üksikasjaliku HTML-aruande, mis ütleb teile, mis möödus, mis ebaõnnestus ja kui palju.

Eelpaigutuse kujunduse analüüs

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Kui sobiv marsruutimisstrateegia on määratletud, saab piiranguid graafiliselt jäädvustada ja automaatselt paigutusse viia.

Kui DDR kiirused suurenevad, pinge- ja ajastusmarginaalid langevad jätkuvalt, mistõttu on hädavajalik enne paigutuse algust disainiruumi põhjalikult uurida simulatsiooniga. Enamik DDR-i analüüsimetoodikat keskendub peaaegu eranditult paigutuseelsele analüüsile, kus analüüsitakse käputäis signaale, et näidata, kuidas kogu liides toimib.

Paigutuseelse analüüsi ajal on kriitiliselt oluline kujunduse modelleerimine, kuna see ehitatakse tegelikult idealistliku esituse asemel, mida ei saa praktiliselt välja panna ega valmistada. HyperLynx on tihedalt integreeritud Z-Zero Z-Planner (TM) tarkvaraga, tagamaks, et disaini kinnitamise ja jälgimise omadused esindavad füüsilist reaalsust, mida saab realiseerida konkreetse fab-müüjaga.

Eelpaigutusanalüüs on interaktiivne protsess, kus disainerid loovad kavandatud paigutuse topoloogia, käivitavad analüüsi, vaatavad tulemused üle ja itereerivad. On oluline, et analüüsiprotsess esitaks projekteerimise pinge- ja ajastusmarginaalid, kuna neid tegelikult mõõdetakse süsteemi kontekstis. HyperLynx eelpaigutusanalüüs põhineb LineSim skemaatilisest redaktorist, mis võimaldab disaineritel uurida marsruudi järjestuse, lõpetamise, marsruutimiskihtide mõju geomeetriate ja jälgede pikkuse/geomeetria/vahekauguse kaudu oma disaini jõudlusele.

Ühtne eelpaigutuse ja paigutusjärgne analüüs

Eelpaigutusanalüüs määratleb paigutusjuhiste komplekti, mis peaks võimaldama süsteemil korralikult töötada, kui paigutuseelne uurimine oli põhjalik ja paigutusreegleid järgiti täielikult. Paigutusjärgne kontrollimine analüüsib disaini käitumist nii, nagu see tegelikult välja töötatud, tabades juhtumeid, kus juhiseid ei järgitud õigesti või ei olnud lihtsalt piisavalt põhjalikud.

Mõlemad analüüsivormid on olulised. Eelpaigutuse uurimine aitab optimeerida paigutuse jõupingutusi ja vältida liigset ümbertöötlemist. Paigutusjärgne kontroll aitab tagada, et disain on valmis prototüübi kontrollimiseks ega sisalda probleeme, mis põhjustavad selle laboris ebaõnnestumist, kus silumine, värskendamine ja ümbertöötlemine on aeganõudev ja kulukas.

Eelpaigutuse uurimine loob ootused selle kohta, kuidas disain töötab ja millised on tegevusmarginaalid. Paigutusjärgne kontrollimine peab läbi viima sama analüütilist protsessi ja esitama tulemustest samamoodi nagu paigutuseelne uurimine, nii et kahte tulemuste komplekti saab hõlpsasti võrrelda. Ideaalis peaks analüüsiprotsess olema täielikult automatiseeritud protsessi keerukuse ja sammude arvu tõttu. Täpselt seda teeb HyperLynx DDR analüüs - kasutage sama automatiseeritud analüüsivoogu, mis annab samad tulemused samas vormingus -, et kõik paigutuse käigus tekkinud probleemid saaks kiiresti isoleerida ja lahendada.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Põhjalik simulatsiooni tulemuste aruandlus

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR analüüs koostab põhjaliku aruande, mis loetleb analüüsitud signaalid ja näitab, mis möödus, mis ebaõnnestus ja kui palju.

Tulemused esitatakse hüperlingitud HTML-vormingus, mis on korraldatud vahekaartide kaupa, mis hõlmavad andmete lugemist, andmete kirjutamist, aadressi/käsku, diferentsiaalsignaale, DQ/DQS-i viltu ja silmadiagrammi graafikuid. Eraldi kokkuvõtte vahekaart rullib üldaruande põhitulemuste tabelisse. Aruande igal vahekaardil kuvatakse JEDECi parameetrite ja kontrollerispetsiifiliste parameetrite nõutavad ja mõõdetud väärtused, koos hüperlinkidega, mis võimaldavad kasutajatel vaadata mõõtmise üksikasju interaktiivses lainekujuvaatajas. Tulemused on filtreeritavad ja sorteeritavad, võimaldades disaineritel kiiresti kindlaks määrata minimaalsete/maksimaalsed väärtused ja isoleerida probleemsed piirkonnad.

Eraldi interaktiivne silmaskeemide vaataja esitab aruande peamised tulemused tabelina, võimaldades kujundajatel joonistada silmaskeemi, valides tabelis signaalirea. Tabel on filtreeritav ja sorteeritav, sarnaselt HTML-aruandele. Signaali pinge ja ajastusmarginaalide näitamiseks saab kuvada sobivat protokollispetsiifilist silmamaski.

Täiustatud, protokolliteadlik DDR analüüs

Täieliku liidese DDR analüüs on keeruline, protokolli- ja seadmespetsiifiline protsess. Täpne analüütiline protsess, lainekuju mõõtmised ja ajastuse arvutamine erinevad vastavalt kasutatavast DRAM-tehnoloogiast ja kontrollerist. HyperLynx mõistab protokollinõudeid DDR-2,3,4,5 ja LPDDR-2,3,4,5 tehnoloogiatele, sealhulgas puhverdatud (registreeritud) DDR5-mäludele. HyperLynx kasutab kontrolleri võimaluste ja analüüsi seadistamise võimaluste kindlakstegemiseks ajastusmudelite ja analüüsiviisardi seadistusvalikute kombinatsiooni. Analüüsiviisardi kaudu määratud kontrolleri võimalused hõlmavad 1T/2T aadressi ajastust, lugemise ja kirjutamise tasandamist, dünaamilist lõpetamise seadistamist, DQ/DQS-i deskeerimisvõimalusi ja palju muud.

Andmeedastuskiiruse suurenemisel muutuvad signaalide ja toiteallivõrgu (PDN) vahelised interaktsioonid olulisemaks ning võivad kulutada märkimisväärse osa disaini olemasolevast töömarginaalist. Nende efektide modelleerimine nõuab kombineeritud signaali-/toiteedastusvõrgu täpset simulatsioonimudelit. HyperLynx DDR analüüs on nende simulatsioonimudelite genereerimiseks sujuvalt integreeritud HyperLynx Advanced Solvers hübriidlahendajaga. Power-Aware analüüsi abil saab mitte-ideaalsete signaali tagasisaatmisteede, tagasivoolu jagamise ja samaaegse lülitusmüra mõju analüüsist valikuliselt lisada või välja jätta, võimaldades kvantifitseerida nende mõju ulatust töömarginaalidele.

DDR5-mälu kujutab endast täiesti uut peatükki DDR-i modelleerimises ja simulatsioonis, tänu võrdsustamisskeemide lisamisele seadme vastuvõtjatesse. Selleks on vaja uue põlvkonna DDR5 (IBIS-AMI) simulatsioonimudeleid ja simulatsioonitehnikaid. Lisaks volitab DDR5 silmade servade arvutamist 1e-16 tõenäosusega, mis pole tavapäraste DDR-i simulatsioonitehnikate korral võimalik. HyperLynx toetab täielikult DDR5 IBIS-AMI simulatsioonimudeleid uusimate funktsioonidega ja toetab mitmeid simulatsioonimeetodeid, et pakkuda erinevaid kompromisse simulatsiooni kiiruse ja täpsuse vahel. HyperLynx võimaldab IBIS-AMI mudeleid kasutada ka ühe otsaga analoogdraiveritega, millel on erinev tõusu/kukkumistus ja serva kiirus - see pole loomulikult osa IBIS-AMI spetsifikatsioonist.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

HyperLynxi DDR5 täiustatud analüüs toetab tõusu/kukkumise asümmeetria samaaegset modelleerimist ja tulemuste arvutamist kuni 1e-16, vastades DDR5 spetsifikatsiooni kõige rangematele nõuetele.

DDRx disain ja kontrollimine

DDR liidese analüüs