ReqTracer

Sellel veebiseminaril saate teada, kuidas rakendada samaaegseid väiteid, kasutades SystemVerilog Assertions (SVA), ja saate sügavama arusaama sellest, kuidas need võivad teie olemasolevaid kontrollimeetodeid täiendada.

Harry Foster toob esile 2022. aasta Wilsoni uurimisgrupi funktsionaalse kontrollimise uuringu peamised järeldused ning esitab oma tõlgenduse ja analüüsi tänapäeva tekkivate suundumuste taga ASIC ja FPGA kujundamisel ja kontrollimisel.

Sellel veebiseminaril saate teada, kuidas UVM-i raamistik ja Questa Verification IP võimaldavad

testbenki loomine ühe päeva jooksul, et meeskond saaks keskenduda testide loomisele ja katvuse sulgemisele.

Sellel veebiseminaril uurime võimalusi võimsate korduvkasutatavate testpinkide loomiseks, varjates signaale ja pakkudes oma testikirjutajatele puhverserveri, mis võimaldab neil kohe teste kirjutama hakata.

Sellel veebiseminaril saate teada, kuidas luua testbenchi tehinguid ja komponentide klasse, mida saab hõlpsasti siluda ja uuesti kasutada. SystemVerilog koodi jaoks on näidatud täiendavad reeglid tavaliste vigade vältimiseks.

Sellest veebiseminaril saate teada, et SystemVerilogil on palju dünaamilisi andmeid ja massiivitüüpe. Teile näidatakse, millised neist valida tulemustabelite, hõredate mälude, räsimassiivide, testpinkide ja muu jaoks.

Sellel veebiseminaril saate teada, kuidas saate riistvararegistreid modelleerida bititasemeni või luua keerukaid andmetüüpe, mis sisaldavad erinevaid elemente, nagu nelja oleku loogika, kahe oleku täisarvud, reaalarvud ja loetletud tüübid.

Sellel veebiseminaril saate teada, kuidas luua klasse UVM-tehingute jaoks, mida tuntakse ka kui järjestusüksusi. Samuti näidatakse teile, kus need loodud ja testbenkis kasutatakse, ja millisest klassist peaksite alustama.

Sellel veebiseminaril õpid looma klasse UVM-järjestuste jaoks, mis sisaldavad ühte või mitut tehingut, kuidas testklass järjestust käivitab ja kuidas tehingud liiguvad järjestusse ja sealt ülejäänud testbenki.

Sellel veebiseminaril saate teada kahte kõige levinumat probleemi, kui piirangute lahendaja tulemused ei vasta teie kavatsusele: kuidas rakendatakse Verilogi väljendite hindamise reegleid ja kuidas tõenäosus mõjutab lahenduse väärtuste valimist.

Sellel veebiseminaril saate teada UVM 1800.2 muutustest UVM 1.2 ja 1.1d, et saaksite olla valmis uue standardi omaks võtma. Käsitleme UVM 1800.2 peamisi täiendusi ja uues UVM-i kokaraamatus sisalduvat.