Kui pooljuhtide disainilahendused muutuvad arenenumaks ja SoC keerukus kasvab, võivad kontrollimise kitsaskohad ajakavasid edasi lükata ja kahjustada räni kvaliteeti. Calibre teise põlvkonna Verilog-to-LVS (V2LVS) tutvustab modulaarset paralleelset arhitektuuri, mis kiirendab dramaatiliselt võrguloendi tõlkimist, vähendab mälukasutust kuni 92% ja pakub täiustatud silumisalaseid teadmisi. Uus aruandlus, elektri/maapealse võrgu käsitsemine ja kasutuskogemuse täiustamine tagavad usaldusväärse ja skaleeritava paigutuse ja skemaatilise märgistuse. Selles artiklis uuritakse uue V2LVS-i arhitektuurilisi uuendusi ja kasutajapõhiseid edusamme, tuues esile tegelikud kliendieelised, paremat tõhusust ja tegevuskava digitaalse disaini kontrollimise tulevaste võimaluste kohta.
