Co-diseño FPGA/PCB

Integración de flujo

La optimización de E/S está estrechamente integrada con el flujo de diseño de Xpedition Enterprise, accesible en cualquier etapa del proyecto mediante una pestaña en el entorno de diseño esquemático de Xpedition. El esquema, el diseño de PCB y las bases de datos FPGA se mantienen sincronizados a través del asistente de sincronización. Esto permite a los usuarios controlar mejor el flujo de datos de diseño del proyecto. Además, los usuarios esquemáticos pueden decidir cuándo se transferirán los datos FPGA (nuevos o actualizados) al diseño de PCB. Antes de iniciar la colocación o el enrutamiento en la PCB, el optimizador de E/S permite la planificación del piso utilizando los datos del proyecto Xpedition en la ventana del plano de planta para una mejor asignación inicial. Luego, los resultados se pueden exportar al entorno de diseño de Xpedition. Las piezas FPGA se administran a nivel de proyecto o de biblioteca empresarial.

Agrupación de señales

Los grupos de señales se pueden crear fácilmente para administrar la complejidad de la señal de los FPGA de alto número de pines y acelerar el proceso de asignación de pines. Cada grupo puede definir las interfaces de funciones de hardware particulares que se implementarán más adelante en la FPGA. Estos grupos pueden tratarse como entidades HDL separadas dentro de la herramienta. Los grupos de señales pueden crearse manualmente a través de la GUI o extraerse de un archivo HDL (Verilog o VHDL).

Partición de pines

Al agrupar pines en los bancos de E/S de la FPGA, el optimizador proporciona más flexibilidad en la asignación de pines. Las ventajas de la partición de pines incluyen una mejor planificación de la conexión de PCB, la generación de símbolos personalizados y la minimización de las reglas de intercambio de pines dentro del grupo, lo que lleva a un mejor control de la optimización de pines y un mejor desentrañamiento de la red. Además, los grupos de señales se pueden asignar a una partición como una sola entidad, lo que elimina la necesidad de dividir grupos de señales entre bancos de E/S. La GUI hace que la administración de particiones de pin dentro de la herramienta sea intuitiva y simple.

Asignación de señales y pines

Asignar manualmente cientos de señales HDL a pines FPGA, sin dejar de cumplir estrictamente las reglas de los proveedores FPGA es un desafío para todos. Para contrarrestar esto, el optimizador de E/S proporciona a los usuarios una interfaz intuitiva y GUI repleta de funciones útiles. Estos van desde asignación automática, supervisión de estándares de señal, asignación mediante simple arrastrar y soltar, soporte para operaciones en conjuntos de objetos y filtrado dinámico. Esto hace que la asignación de pines de señal sea una operación simple. Cada cambio realizado en la asignación de pines se administra a través del flujo FPGA a bordo y se mantiene consistente ya que el optimizador está entre los flujos FPGA y PCB, comunicando todos los cambios realizados en ambos lados.

Generación automatizada de piezas y símbolos

La naturaleza misma de los dispositivos FPGA requiere un enfoque diferente para el proceso de generación de símbolos. La lógica FPGA puede cambiar varias veces durante el proyecto y los símbolos deben mantenerse consistentes con esos cambios. Los usuarios tienen un conjunto de potentes funciones que hacen que la creación de símbolos sea fácil, rápida y libre de errores, al tiempo que permite el control total del proceso de creación de símbolos. En comparación con la creación manual de símbolos, el tiempo se reduce de horas o días a minutos.

Planeación de planta

Una fase importante del flujo de diseño de PCB es la colocación y orientación de los componentes en el diseño de la placa en sí. La planificación del piso se puede hacer antes y durante el proceso de diseño de PCB. Los diseñadores tienen la clara ventaja de poder realizar cambios en la asignación de pines FPGA directamente desde las primeras etapas del proyecto.

Desentrañación de líneas netas

• Las asignaciones de señal-pin se pueden optimizar automáticamente respetando las reglas y restricciones específicas de los pines. Esto permite desentrañar la línea neta altamente eficiente, lo que resulta en:
• Número reducido de capas
• Minimización de los problemas de integridad de la señal
• Aumento de los presupuestos de tiempo
• Minimización de la longitud de traza en la PCB
• Tiempo de ruta mucho más rápido de la FPGA in situ en la placa.

El optimizador de E/S garantiza el intercambio de pines sin errores durante el proceso de asignación de señal. La desentrañación se puede hacer en los datos de diseño de Xpedition o mucho antes durante la planificación del piso. Además, es totalmente compatible entre pines, escapes de pines, trazas finales y objetivos de ruta.

FPGA multi-instancia

En la mayoría de los casos, el mismo dispositivo FPGA tendrá diferentes funciones lógicas compartidas entre proyectos o incluso compartidas dentro de un solo proyecto. El optimizador de E/S es totalmente compatible con estas situaciones y esto se hace automáticamente durante el desarrollo del proyecto. Los FPGA representados por diferentes símbolos funcionales en el informe BOM se enumeran junto con los códigos del proveedor.

Optimización multi-FPGA

La optimización exitosa de las conexiones entre dos o más dispositivos FPGA es casi imposible de realizar sin esta tecnología de punta. El algoritmo de optimización evalúa todas las combinaciones de conexión posibles para llegar a la interconexión óptima, minimizando los cruces netos que surgen de la asignación inicial, lo que permite mayores tasas de finalización de ruta. El optimizador de E/S FPGA incluye optimización multi-FPGA de serie.