Diseño y verificación de DDRx

Análisis de interfaces DDR

Las interfaces DDR contienen múltiples grupos de señales, cada uno con requisitos de calidad de señal únicos. También tienen relaciones de temporización relativas entre grupos de señales que deben satisfacerse. Todas las señales en todos los grupos deben analizarse para garantizar que el diseño funcione según lo previsto. En la imagen que se muestra aquí, hay más de 64 señales, incluyendo reloj, comando/dirección, datos, luz estroboscópica de datos y estado. Un problema de calidad de señal o temporización con cualquier señal única tiene el potencial de hacer que toda la interfaz sea inoperable.

Afortunadamente, las interfaces DDR están asociadas con las especificaciones JEDEC que documentan los requisitos de interfaz, pero solo para el lado DRAM de la interfaz. JEDEC no especifica la señal de E/S del controlador ni los requisitos de temporización, por lo que los diferentes controladores tendrán comportamientos únicos que deben tenerse en cuenta durante el análisis. Por ejemplo, los controladores pueden realizar el deskeado en una interfaz, byte, mordisco o bit individual, o no hacerlo en absoluto.

Asegurar que una interfaz funcione requiere garantizar que se cumplan los requisitos de calidad y tiempo de la señal para todas las señales y relaciones intergrupales, incluidos los comportamientos específicos del controlador. Esto requiere la simulación de todas las señales y el procesamiento posterior de datos de forma de onda para extraer mediciones oculares e interconectar los tiempos de vuelo para su uso durante los cálculos de temporización. Realizar este análisis para una interfaz DDR completa es difícil, ya que hay docenas de señales involucradas. Idealmente, este análisis debería estar completamente automatizado, debido a la complejidad y la cantidad de pasos de análisis involucrados.

Diseño y verificación de DDR analizando las interfaces DDR4 y DDR5 que calculan las especificaciones JEDEC mostradas como una captura de pantalla de HyperLynx.

Verificación automatizada posterior al diseño de interfaz completa

Interfaz de computadora con gráficos, tablas y visualizaciones de datos en varias pantallas

HyperLynx automatiza completamente la verificación posterior al diseño DDR de interfaz completa mediante la combinación de extracción automatizada de topología de diseño con simulación avanzada consciente del protocolo DDR, posprocesamiento integral de formas de onda y generación de informes.

La verificación de HyperLynx DDR ofrece múltiples niveles de precisión de modelado de diseño, lo que le permite activar/desactivar diferentes fenómenos físicos para determinar sus efectos individuales en el rendimiento general del sistema. Los flujos de análisis automatizados están completamente integrados con los HyperLynx Advanced Solvers, lo que proporciona un modelado preciso de rutas de retorno no ideales, el uso compartido de la corriente de retorno y los impactos del ruido de conmutación simultánea (SSN). Lo mejor de todo es que el modelado de diseño es completamente automatizado, solo especifique las señales de interés, los criterios para considerar las señales como agresores, y HyperLynx hace el resto.

La verificación posterior al diseño de HyperLynx DDR realiza un análisis específico del protocolo basado en la tecnología DRAM seleccionada y las características del controlador, lo que produce un informe HTML detallado que le indica qué pasó, qué falló y en qué medida.

Análisis de diseño previo al diseño

Análisis del diseño de PCB pre-diseño de HyperLynx DDR que muestra el diseño propuesto y el análisis para un subconjunto de señales de rastreo.

Una vez que se ha definido una estrategia de enrutamiento adecuada, las restricciones se pueden capturar gráficamente e introducir automáticamente en el diseño.

A medida que aumentan las velocidades DDR, el voltaje y los márgenes de tiempo continúan bajando, por lo que es imperativo investigar a fondo el espacio de diseño con simulación antes de que comience el diseño. La mayoría de las metodologías de análisis DDR se centran casi exclusivamente en el análisis previo al diseño, donde se analizan un puñado de señales para representar cómo se desempeñará la interfaz completa.

Durante el análisis previo al diseño, es de vital importancia modelar el diseño, ya que en realidad se construirá en lugar de una representación idealista que prácticamente no se puede diseñar o fabricar. HyperLynx está estrechamente integrado con el software Z-Planner (TM) de Z-Zero para garantizar que las características de apilamiento y rastreo del diseño representen una realidad física que se puede realizar con un proveedor de fábrica específico.

El análisis previo al diseño es un proceso interactivo, en el que los diseñadores crean una topología de diseño propuesta, ejecutan análisis, revisan resultados e iteran. Es importante que el proceso de análisis informe el voltaje y los márgenes de tiempo del diseño, ya que en realidad se medirán en el contexto del sistema. El análisis previo al diseño de HyperLynx se realiza desde el editor de esquemas LineSim, que permite a los diseñadores explorar los efectos del orden de enrutamiento, terminación, capas de enrutamiento, a través de geometrías y longitud/geometría/espaciado de trazado en el rendimiento de su diseño.

Análisis unificado previo y posterior al diseño

El análisis previo al diseño define un conjunto de pautas de diseño que deberían permitir que un sistema funcione correctamente, si la exploración previa al diseño fue exhaustiva y las reglas de diseño se siguieron completamente. La verificación posterior al diseño analiza el comportamiento del diseño tal como se presentó en realidad, capturando casos en los que las pautas no se siguieron correctamente o simplemente no fueron lo suficientemente completas.

Ambas formas de análisis son importantes. La exploración previa al diseño ayuda a optimizar los esfuerzos de diseño y evitar retrabajos excesivos. La verificación posterior al diseño ayuda a garantizar que el diseño esté listo para la verificación del prototipo y no contenga problemas que hagan que falle en el laboratorio, donde la depuración, actualización y refabricación requieren mucho tiempo y son costosas.

La exploración previa al diseño establece expectativas sobre cómo funcionará el diseño y cuáles serán los márgenes operativos. La verificación posterior al diseño debe realizar el mismo proceso analítico e informar los resultados de la misma manera que la exploración previa al diseño, para que los dos conjuntos de resultados se puedan comparar fácilmente. Idealmente, el proceso de análisis debería estar completamente automatizado, debido a la complejidad y número de pasos en el proceso. Eso es exactamente lo que hace el análisis de HyperLynx DDR: use el mismo flujo de análisis automatizado que informa los mismos resultados en el mismo formato, para que cualquier problema que surja durante el diseño pueda aislarse y resolverse rápidamente.

Imagen del software de análisis de prediseño HyperLynx que muestra la optimización y verificación de señales.

Informes completos de resultados de simulación

Interfaz de software con gráficos, tablas y tablas de datos que muestran información financiera o analítica

El análisis de HyperLynx DDR produce un informe completo que enumera las señales analizadas y muestra qué pasó, qué falló y en qué medida.

Los resultados se presentan en un formato HTML hipervinculado organizado por pestañas, que incluyen lectura de datos, escritura de datos, dirección/comando, señales diferenciales, sesgo DQ/DQS y diagramas oculares. Una pestaña de resumen separada resume el informe general en una tabla maestra de resultados. Cada pestaña del informe muestra los valores requeridos y medidos para los parámetros JEDEC y los parámetros específicos del controlador, junto con hipervínculos que permiten a los usuarios ver los detalles de medición en un visor de formas de onda interactivo. Los resultados son filtrables y clasificables, lo que permite a los diseñadores determinar rápidamente los valores mínimos/máximos y aislar las áreas problemáticas.

Un visor independiente e interactivo de diagramas oculares presenta los principales resultados del informe en forma tabular, lo que permite a los diseños trazar un diagrama ocular seleccionando una fila de señal en la tabla. La tabla es filtrable y clasificable, similar al informe HTML. Se puede mostrar la máscara ocular apropiada específica del protocolo para mostrar el voltaje y los márgenes de tiempo de la señal.

Análisis avanzado de DDR consciente de protocolos

El análisis DDR de interfaz completa es un proceso complejo, específico del protocolo y del dispositivo. El proceso analítico exacto, las mediciones de forma de onda y el cálculo de temporización difieren según la tecnología DRAM y el controlador que se utilizan. HyperLynx comprende los requisitos de protocolo para las tecnologías DDR-2,3,4,5 y LPDDR-2,3,4,5, incluidas las memorias DDR5 en búfer (registradas). HyperLynx utiliza una combinación de modelos de temporización y opciones de configuración del asistente de análisis para establecer las capacidades del controlador y cómo configurar el análisis. Las capacidades del Controller especificadas a través del asistente de análisis incluyen temporización de direcciones 1T/2T, nivelación de lectura y escritura, configuración de terminación dinámica, capacidades de deskewing DQ/DQS y más.

A medida que aumentan las velocidades de datos, las interacciones entre las señales y la red de entrega de energía (PDN) se vuelven más importantes y pueden consumir una parte significativa del margen operativo disponible del diseño. El modelado de estos efectos requiere un modelo de simulación preciso para la red combinada de suministro de señal y energía. El análisis de HyperLynx DDR se integra perfectamente con el solucionador híbrido HyperLynx Advanced Solvers para generar estos modelos de simulación. Con el análisis Power-Aware, los efectos de las rutas de retorno de señal no ideales, el intercambio de corriente de la ruta de retorno y el ruido de conmutación simultáneo se pueden incluir o excluir selectivamente del análisis, lo que permite cuantificar la magnitud de su impacto en los márgenes operativos.

La memoria DDR5 representa un capítulo completamente nuevo en el modelado y simulación DDR, debido a la inclusión de circuitos de ecualización en los receptores de dispositivos. Esto requiere una nueva generación de modelos de simulación DDR5 (IBIS-AMI) y técnicas de simulación. Además, DDR5 exige calcular los márgenes oculares en probabilidades 1e-16, lo que no es posible con las técnicas convencionales de simulación DDR. HyperLynx es totalmente compatible con los modelos de simulación DDR5 IBIS-AMI con las últimas características y admite múltiples métodos de simulación para proporcionar diferentes compensaciones entre la velocidad de simulación y la precisión. HyperLynx también permite que los modelos IBIS-AMI se utilicen con controladores analógicos de extremo único que tienen diferentes impedancias de subida y bajada y velocidades de borde, algo que no forma parte de forma nativa de la especificación IBIS-AMI en sí.

Captura de pantalla de HyperLynx DDR4 y DDR5 que muestra el análisis del protocolo y los cálculos de tiempo para un chipset DRAM.

El análisis avanzado DDR5 de HyperLynx admite el modelado simultáneo de asimetría de elevación/caída y el cálculo de resultados hasta 1e-16, cumpliendo con los requisitos más estrictos de la especificación DDR5.

Diseño y verificación de DDRx