Una persona está parada frente a una pantalla grande mostrando un colorido diseño abstracto.

Tessent Advanced DFT

Tessent BoundaryScan

Tessent BoundaryScan es una solución completa para la generación automatizada y la integración de infraestructura de pruebas en chip, escaneo de límites y puerto de acceso de prueba.

¿Por qué Tessent BoundaryScan?

Se puede acceder a la lógica de Tessent BoundaryScan durante toda la vida útil del IC, incluidas las pruebas de fabricación en todos los niveles de paquete, la depuración de silicio y la verificación del sistema para detectar defectos antes del envío, reducir los costos de soporte de campo y aumentar la satisfacción del cliente.

Escaneo completo de límites e integración del controlador TAP

Genera e integra automáticamente código RTL para el controlador TAP y las celdas de exploración de límites en el RTL de diseño. Genera scripts para síntesis lógica, bancos de pruebas de simulación y patrones de prueba para pruebas de fabricación.

Soporta múltiples formatos

El escaneo de límites de Tessent admite celdas de exploración de límites personalizadas IEEE 1149.1 y prueba de E/S sin contacto y tiene una opción para la compatibilidad con el escaneo de límites 1149.6.

Interoperabilidad IEEE 1687 IJTAG

Conecta automáticamente las redes e instrumentos IJTAG al controlador TAP recién insertado y genera los archivos resultantes del Lenguaje de Conectividad de Instrumentos. Las pruebas de E/S se generan en formato de Lenguaje de descripción de procedimiento (PDL).

Obtenga más información

Presentación

Escaneo de límites integrado de Tessent

Este video muestra el flujo de implementación de Tessent Boundary Scan (1149.1) en el nivel superior y Tessent Embedded Boundary Scan en el nivel de bloque físico en Tessent Shell.

Diagrama de placa de circuito con bloques de colores y líneas de conexión que representan componentes electrónicos y vías.

Conversión de la descripción del idioma de exploración de límites

En menos de cinco minutos, el video muestra cómo se puede usar Tessent IJTAG para convertir fácilmente un archivo BSDL (Boundary Scan Description Language) a su equivalente de archivo ICL (Instrument Connectivity Language).

Un diagrama que muestra el uso del escaneo de límites para la generación automática de patrones de prueba.

Descripción general de la tecnología

Uso de la cadena de exploración de límites durante ATPG

Este video muestra el uso del escaneo de límites como cadena comprimida o sin comprimir durante ATPG, por lo que no es necesario contactar con todos los pines del dispositivo bajo prueba (DUT).

Personas que buscan el aprendizaje automático o la tabla de aprendizaje profundo

Ruta de aprendizaje

Capacitación de Tessent > Flujo integrado de Tessent

Aprenda a implementar MBIST, BoundaryScan, IJTAG, Scan Inseration y TestKompress en su diseño para obtener una alta calidad de prueba utilizando múltiples herramientas de Tessent.