Muchos equipos de desarrollo y clientes esperan el seguimiento del procesador como una característica mínima de un SoC para que sus desarrolladores de software puedan capturar un registro de las instrucciones ejecutadas que se pueden usar para reconstruir la secuencia de ejecución exacta de su programa. En 2018, la comunidad RISC-V creó la especificación Efficient Trace (E-Trace) que garantizaría la compatibilidad en todo el ecosystem RISC-V, que incluía un esquema de codificación eficiente adecuado para los procesadores del siglo XXI. El esquema de codificación eficiente permite a los desarrolladores rastrear grandes cantidades de datos durante períodos de tiempo más largos, lo que permite a los desarrolladores comprender el comportamiento del programa, incluso en los sistemas multinúcleo más complejos. Tessent Embedded Analytics ofrece una solución RISC-V E-Trace líder en la industria.

La participación de Siemens en RISC-V se remonta a 2016 y a los primeros días de la Fundación RISC-V (ahora RISC-V International); inicialmente participamos como UltraSOC, ahora como Siemens EDA. UltraSOC y Siemens hicieron contribuciones activas y extensas al desarrollo del ecosystem RISC-V, incluyendo contribuciones técnicas clave al estándar RISC-V Efficient Trace (E-TRACE). Nuestra participación continúa hoy a través del SIG de seguimiento de depuración y monitoreo del rendimiento RISC-V.

RISC-V fue diseñado originalmente para apoyar la investigación y educación en arquitectura de computadoras. El conjunto de instrucciones se inició en mayo de 2010 en la Universidad de California, Berkeley en un formato de código abierto.

Debido a su naturaleza de código abierto, los desarrolladores pueden acceder y modificar la arquitectura del procesador sin tarifas de licencia ni restricciones. Las empresas aprovecharon la oportunidad para innovar con componentes de hardware especializados para aplicaciones emergentes en un momento en que la demanda aumentaba exponencialmente, junto con las preocupaciones de seguridad y la administración de energía. La capacidad de los SoC basados en RISC-V para manejar datos y computación a gran escala ha sido particularmente atractiva para las empresas que trabajan en IA, almacenamiento de datos, 5G, automoción y seguridad. Otras compañías están considerando RISC-V como una solución para sistemas integrados de bajo costo, como dispositivos IoT de borde, sensores y actuadores.

La naturaleza modular de la arquitectura del conjunto de instrucciones RISC-V (ISA) permite a los diseñadores de chips personalizar sus dispositivos para diferentes mercados y aplicaciones mediante la selección de grupos de instrucciones (extensiones ISA). Uno de los grupos de extensión ISA permite a los diseñadores de SoC y a sus clientes agregar sus propias instrucciones personalizadas para acelerar su aplicación, generalmente para acelerar las operaciones críticas o la densidad de código. Las instrucciones personalizadas de RISC-V proporcionan mayor invención y diferenciación para empresas en muchos mercados altamente competitivos. Esta flexibilidad plantea algunos desafíos de verificación y validación para garantizar que la personalización no solo funcione, sino que no rompa nada más.

La especificación Eficient RISC-V Trace incluye las siguientes características obligatorias:

• Rastreación de instrucciones
• Interfaz de Hart a codificador
• Modo de seguimiento de dirección delta
• Formato de paquete eficiente

Las características opcionales (extensiones ISA) incluyen:

• Jubilación de instrucción múltiple
• Rastreación de datos
• Modo de excepción implícita
• Modo de salto secuencial inferable
• Modo de retorno implícito
• Modo de predicción de rama
• Saltar modo de caché de destino
• Modo de dirección completa
• Compresión basada en signos
• Compresión de trazas de datos XOR
• Compresión diferencial de trazas de datos
• Filtrado
• Sello de tiempo

El codificador de seguimiento mejorado Tessent de Siemens EDA incluye todas las características obligatorias y opcionales. También incluye:

• Rastreación precisa del ciclo