ReqTracer

En este seminario web, aprenderá a implementar aserciones concurrentes usando SystemVerilog Assertions (SVA) y obtendrá una comprensión más profunda de cómo pueden complementar sus metodologías de verificación existentes.

Harry Foster destaca los hallazgos clave del Estudio de Verificación Funcional del Grupo de Investigación Wilson 2022 y proporciona su interpretación y análisis detrás de las tendencias emergentes actuales en diseño y verificación ASIC y FPGA.

En este seminario web, aprenderá cómo UVM Framework y Questa Verification IP habilitan

creación de banco de pruebas en un día para que el equipo pueda concentrarse en crear pruebas y cerrar la cobertura.

En este seminario web, examinaremos formas de crear potentes bancos de pruebas reutilizables ocultando las señales y proporcionando a sus redactores de pruebas un proxy que les permita comenzar a escribir pruebas de inmediato.

En este seminario web, aprenderá a crear transacciones de banco de pruebas y clases de componentes que se depuran y reutilizan fácilmente. Se muestran reglas adicionales para el código SystemVeriLog para evitar errores comunes.

En este seminario web, aprenderá que SystemVerilog tiene muchos tipos dinámicos de datos y arreglos de discos. Se le mostrará cuáles elegir para marcadores, memorias dispersas, matrices hash, bancos de pruebas y más.

En este seminario web, aprenda cómo puede modelar registros de hardware hasta el nivel de bits o crear tipos de datos complejos que contengan una combinación de diferentes elementos, como lógica de 4 estados, números enteros de 2 estados, números reales y tipos enumerados.

En este seminario web, aprenderá a crear clases para transacciones UVM, también conocidas como elementos de secuencia. También se le mostrará dónde se crean y usan en un banco de pruebas, y con qué clase debería comenzar.

En este seminario web, aprenderá a crear clases para secuencias UVM, que contienen una o más transacciones, cómo una clase de prueba inicia una secuencia y cómo las transacciones fluyen hacia y desde la secuencia hacia el resto del banco de pruebas.

En este seminario web aprenderá los dos problemas más comunes cuando los resultados del solucionador de restricciones no coinciden con su intención: cómo se aplican las reglas de evaluación de expresiones de Verilog y el efecto que tiene la probabilidad de elegir los valores de la solución.

En este seminario web, aprenderá los cambios en UVM 1800.2 de UVM 1.2 y 1.1d para que pueda estar preparado para adoptar el nuevo estándar. Cubriremos las adiciones clave en UVM 1800.2 y lo que hay en el nuevo libro de cocina de UVM.