La Avery Verification IP para memoria DDR incluye:

• BFM configurables dinámicamente que admiten el complejo raíz, el punto final y el conmutador. Compila una vez y selecciona la configuración en tiempo de ejecución como RC o EP
• BFM configura aleatoriamente DUT durante la enumeración para probar más configuraciones compatibles en menos tiempo, como la ecualización aleatoria (coeficientes, preajustes, coeficientes de rechazo) donde se encuentran muchos problemas de capa PHY
• El complejo raíz BFM refleja la configuración de DUT que permite la validación basada en el contexto
• Inyecte errores en todas las capas usando devoluciones de llamada y operaciones de paquetes como anular, soltar, nak, anulación de campo, etc.
• La clase de transacción y las colas de solicitud/finalización multifunción facilitan el modelado de flujos de finalización y solicitudes de tráfico intercaladas, intercaladas y retrasadas. Transmite TLP basados en la función de solicitud de fuente aleatoria y la memoria de destino y el espacio de configuración.
• La restricción SV establecida en todas las clases de paquetes y transacciones genera un conjunto rico de paquetes normales y de error
• Los rastreadores de protocolos multinivel (TL, DLL, PL) hacen que la depuración sea más rápida
• La cobertura funcional rastrea los comandos TLP/DLLP y los estados del dispositivo
• Afirmaciones completas rastrean la cobertura de la lista de verificación de cumplimiento de PCI-SIG y aíslan los errores de DUT más rápido
• El conjunto completo de pruebas de cumplimiento aleatorio dirigido y restringido logra una alta cobertura de protocolo