En este seminario web, aprenderá por qué la verificación formal es el componente clave para tener éxito en la era de Next Normal, donde el éxito del silicio de primer paso es crucial y garantizar la calidad en todo su ciclo de verificación es esencial.

En este seminario web, discutiremos las siguientes técnicas: abstracción básica, configuración y optimización de restricciones, independencia de datos y no determinismo. Estos métodos son fáciles de aplicar y aumentan el rendimiento del análisis formal.

En este seminario web, mostraremos cómo con un poco de conocimiento de diseño y previsión de su parte, puede aprovechar estos dos principios (DI y ND) para reducir su análisis formal a cuestión de minutos frente a horas.

En este seminario web, le mostraremos cómo utilizar el código estándar de comprobación de propiedades (SVA) del IEEE y las herramientas formales disponibles para verificar rápida y exhaustivamente que el transporte de datos a través del DUT coincida con la especificación.

En este seminario web, aprenderá los tipos de construcciones DUT que comúnmente causan problemas de análisis formal y cómo aplicar técnicas probadas con el tiempo para abstraerlas de manera segura para que la verificación formal pueda llegar rápidamente al cierre.

En este seminario web, le mostraremos cómo escribir restricciones óptimas para el análisis formal; y cómo restringir deliberadamente y sobrerestringir el análisis para obtener más información sobre la efectividad de las restricciones.

En este seminario web, aprenderá cómo la verificación de implementación FPGA puede acelerar el flujo de diseño, reducir las pruebas en el laboratorio, permitir el uso de optimización agresiva y reducir drásticamente los riesgos de posproducción.

Proteger su hardware es tan importante como proteger su software de ataques cibernéticos. Esta sesión demostrará la verificación temprana de la seguridad en un pequeño módulo de propiedad intelectual (IP) destinado a la integración de IC.

En este seminario web, obtendrá una comprensión de las aplicaciones formales automáticas que se pueden usar para resolver los desafíos actuales de diseño y verificación que se ven comúnmente al desarrollar diseños ASIC y FPGA.

En este seminario web, mostraremos cómo emplear un flujo automatizado y formal que garantice una cobertura completa del espacio estatal de sus registros, verificar exhaustivamente los comportamientos y cualquier comportamiento ilegal sin tener que aprender formal en absoluto.

En este seminario web, cubriremos la metodología formal en detalle centrándonos en el ABC formal: (A) abstracción, (B) caza de errores y pruebas de construcción, y (C) cobertura en el contexto de la verificación de propiedades.

En este seminario web, verá la progresión de las aplicaciones formales fáciles de usar a los primeros pasos de la verificación formal de propiedades; la idea práctica de una verificación formal exhaustiva a nivel de módulo a la promesa de un desarrollo impulsado por la propiedad.

En este seminario web, compartiremos una metodología estática y formal completa que emplea la aplicación automática Questa X-Check que permite a los equipos de diseño rootear los problemas 'X' al principio del proceso de diseño RTL.

En este seminario web, aprenderá a aprovechar el análisis formal para encontrar y corregir tantos errores funcionales como sea posible, mejorando en última instancia la calidad de su producto final y reduciendo el riesgo de volver a girar.

En este seminario web, aprenderá por qué la aplicación formal al principio del desarrollo acorta el ciclo general de verificación al encontrar y corregir la mayoría de los errores durante el desarrollo en lugar de al final del juego de verificación.