all
C++/SystemC Synthesis
Un flujo HLS integral que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a implementaciones ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.
Síntesis y verificación de alto nivel
La plataforma de síntesis de alto nivel (HLS) y verificación (HLV) de Siemens mejora su diseño y flujo de verificación ASIC y FPGA en comparación con RTL tradicional. El uso de C++ o SystemC Catapult ofrece una calidad líder de resultados en cuanto a rendimiento, potencia y área, además de soluciones únicas de HLV.
TENDENCIAS Y TECNOLOGÍAS
El diseño y la verificación RTL son demasiado lentos y costosos
La productividad RTL, especialmente para bloques de valor agregado nuevos y complejos, se ha estancado. Los desafíos de diseño y verificación de crear arquitecturas nuevas y novedosas que ofrecen ventajas en silicio para procesamiento inalámbrico, 5G, AI/ML, automotriz o vídeo/imagen no hacen la vida más fácil para los equipos de diseño.
Exploración de arquitectura
¿Su hardware tendrá un rendimiento del sistema limitado? ¿Escogió la arquitectura de memoria fundamental correcta? ¿O solo se enteró durante la integración del sistema? La síntesis de alto nivel acelera su exploración espacial de diseño.
Rendimiento y área óptimos de energía
Es difícil ofrecer un equilibrio óptimo de rendimiento, potencia y área para sus necesidades de diseño. Muy poco rendimiento, demasiada energía o demasiada área y es posible que se pierda un ciclo de producto. Aproveche HLS para diseñar mejor y más rápido.
¿Sigue depurando RTL?
Descubrir errores al final de RTL significa oportunidades perdidas, silicio menos competitivo, retrasos en la eliminación de cintas y dolores de cabeza ecológicos. El diseño y la verificación de Catapult HLS ofrecen diseños RTL para la primera vez, con un costo reducido de servidores y herramientas.
SEMINARIO VIRTUAL HLS
Los clientes de Catapult discuten su uso de HLS en el mundo real
En los últimos años se ha visto una explosión en la adopción de HLS para el diseño de chips impulsada por el aumento de la complejidad del diseño y la verificación, así como por las presiones de tiempo de comercialización. Catapult HLS permite a los diseñadores llevar sus chips al mercado más rápido al acortar el diseño general y el flujo de verificación.
High-Level Synthesis Solutions de Catapult
Las soluciones de síntesis de alto nivel de Catapult ofrecen compatibilidad con lenguaje C++ y SystemC, independencia FPGA y ASIC, estimación y optimización de energía ASIC, además de lo último en área multi-VT físicamente consciente y optimización del rendimiento para elevar sus diseños.
High-Level Verification Solutions de Catapult
Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y confiables utilizando la plataforma Catapult HLV. Reduzca el tiempo de respuesta y los costos generales de verificación del SoC hasta en un 80% aprovechando la verificación de diseño de alto nivel, la cobertura de código/funcional y los métodos estáticos y formales.
Biblioteca de recursos
Síntesis de alto nivel de Catapulta
Descubra cómo la plataforma de síntesis y verificación de alto nivel de Catapult le permite hacer más y hacerlo mejor. Obtenga información sobre AI/ML, aprendizaje profundo, visión artificial, comunicaciones, video y más. Las herramientas de síntesis y verificación de alto nivel (HLS y HLV) de Siemens ofrecen la ventaja competitiva que necesita.
