Catapult es la solución HLS líder para ASIC y FPGA. Apoyando C++ y SystemC, los diseñadores trabajan en su idioma preferido, mejorando su productividad y calidad. Con un 80% menos de codificación y velocidades de simulación hasta 1.000 veces más rápidas que Verilog. El diseño y la verificación de HLS es la ventaja que necesita.
Catapult fabrica RTL de calidad para ASIC/FPGA de C ++ /SystemC en la mitad del tiempo de codificación manual. La exploración espacial de diseño, la integración de síntesis RTL descendente, además de la estima/optimización de energía permite mejores diseños. Verificación de diseño, cobertura de código y formal, reducen el costo de verificación RTL hasta en un 80%.
C++ o SystemC es una opción que brinda a los equipos la flexibilidad de decidir cuál es la metodología más efectiva para su tarea de diseño. Ya sea la velocidad superior de simulación y verificación de C ++ secuencial con los tipos de datos de CA (hlslibs.org), o modelado de concurrencia explícita con SystemC y MatchLib (usando los tipos AC), Catapult lo tiene cubierto.
Con Catapult Flow, la depuración RTL desaparece literalmente. El modelo C se valida en su entorno y, a partir de ahí, se crea RTL correcto por construcción. Esto reduce drásticamente el esfuerzo de verificación.
La biblioteca de capacitación bajo demanda Catapult de alto nivel (HLS) contiene un conjunto de rutas de aprendizaje con módulos para introducir a los ingenieros en HLS y la verificación de alto nivel.
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Un conjunto libre y abierto de bibliotecas implementadas en C++ estándar para un diseño de hardware y software con precisión de bits. Es una comunidad abierta para el intercambio de conocimientos y propiedad intelectual para HLS que se puede utilizar para acelerar tanto la investigación como el diseño.
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