Eventos de síntesis y verificación de alto nivel de Catapult

Construya el acelerador de inferencia más eficiente energéticamente para dispositivos de borde, donde la victoria vaya a que el equipo logre la energía más baja por inferencia. Tendrá que cumplir con los estrictos requisitos de precisión y área para ganar.

Únase a este seminario web y al Hackathon de verano de HLS para convertir las redes neuronales Python en aceleradores RTL AI con Catapult AI NN, explorar las compensaciones de PPA, integrarse con RISC-V y apuntar a diseños de borde FPGA o ASIC.

RISC-V: Adapte los procesadores para el rendimiento/eficiencia. Aprenda HLS para construir e integrar un coprocesador de inferencia de palabras de activación, comparando potencia, rendimiento y ganancias de área en este taller.

Edge AI necesita eficiencia energética y rendimiento. ¡Equilibrio con hardware personalizado! Descubra cómo HLS pasa de Python a hardware a medida. Cree un acelerador de IA para la inferencia de palabras clave y mida las ganancias de potencia/rendimiento HLS.

Descubra cómo los diseñadores de electrónica pueden usar HLS para implementar aceleradores personalizados. Al adaptar el acelerador a inferencias específicas, puede superar a las GPU/TPUs estándar, ofreciendo un menor consumo de energía.

Únase a nosotros en Munich, donde se compartirán sesiones técnicas impartidas por pares en una variedad de temas para que pueda explorar nuevos conceptos o profundizar en su área principal de especialización.

Únase a nosotros en nuestro evento en América del Norte, que es un entorno dedicado para intercambiar ideas, información y mejores prácticas que le permiten liderar su función y lograr el éxito con sus clientes.

Esta charla describirá cómo utilizar la Síntesis de Alto Nivel (HLS) para desarrollar aceleradores de IA personalizados, dirigidos a la tecnología ASIC o FPGA. Descubra cómo puede implementar prácticamente la inferencia de IA en sus sistemas periféricos.

Los sistemas integrados requieren más potencia de cómputo de la que pueden proporcionar los procesadores. Los aceleradores de hardware ofrecen una solución. Esta sesión explora HLS, convirtiendo C++ en RTL para ASICS/FPGA, con ejemplos del mundo real en ML y procesamiento de imágenes.

Este taller cubrirá Síntesis de alto nivel y sus beneficios en la producción de aceleradores de hardware de manera rápida y precisa. Cubriremos el diseño paso a paso y la verificación del algoritmo Wakeword usando HLS.

Explore la arquitectura y microarquitectura SoftMax para equilibrar el rendimiento, el área y los recursos para la inferencia de borde. Descubra flujos de trabajo de diseño FPGA ágiles para seguir el ritmo de los algoritmos en evolución.

Esta sesión práctica le presentará la Síntesis de alto nivel, una tecnología que convierte una función C ++ en una implementación de hardware. Creará un coprocesador RISC-V y lo integrará en un diseño de Rocket Core.

Descubra la síntesis de alto nivel y sus beneficios en la producción rápida y precisa de aceleradores de hardware. Cubriremos el diseño paso a paso y la verificación del algoritmo Wake Word usando HLS.

Únase a nosotros para explorar las capacidades de EDA AI y ver lo que depara el futuro. Discutiremos la gran visión de tener una plataforma de IA EDA centralizada diseñada específicamente.

Este taller cubrirá Síntesis de alto nivel y sus beneficios en la producción de aceleradores de hardware de manera rápida y precisa. Cubriremos el diseño paso a paso y la verificación del algoritmo Wakeword usando HLS.

Obtenga información valiosa sobre los desafíos y las soluciones de implementación de ML en hardware. Comprenda cómo HLS y hls4ml agilizan el desarrollo de aceleradores de hardware basados en redes neuronales y es fundamental para el futuro de la industria.

User2User es su oportunidad de aprender, crecer y conectarse con otros expertos técnicos que diseñan productos de vanguardia utilizando las herramientas Siemens EDA.

Aprenda a usar HLS para convertir C++ a RTL para ASIC/FPGA, habilitando aceleradores personalizados. La sesión cubre las mejores prácticas de HLS y ejemplos del mundo real en ML y procesamiento de imágenes para sistemas integrados.

Explore la síntesis de alto nivel para una creación rápida y precisa de aceleradores de hardware. Cubriremos el diseño y la verificación RTL con el algoritmo Wakeword y mostraremos Catapult AI NN, extendiendo HLS a Python para un desarrollo más rápido de IA HW.

Únase a nosotros en DVCon US: asista a nuestros talleres cortos, almuerzos, ponencias y sesiones de pósters. Visítenos en el stand 301 para saber cómo Siemens puede ayudarle a diseñar un futuro más inteligente más rápido.

Visite Siemens EDA para centrarse en aplicaciones prácticas de lenguajes, herramientas, metodologías y estándares para el diseño y verificación de sistemas electrónicos y circuitos integrados para mejorar sus propios flujos.

Visite Siemens EDA para centrarse en aplicaciones prácticas de lenguajes, herramientas, metodologías y estándares para el diseño y verificación de sistemas electrónicos y circuitos integrados para mejorar sus propios flujos.

Venga a ver el discurso de apertura de Ankur Gupta: Cómo la IA está redefiniendo el diseño de semiconductores para el borde
Martes 10 de septiembre a las 11:15 a.m.

DVCon Taiwán es la principal conferencia para ingenieros de diseño y verificación, investigadores y gerentes en las industrias de semiconductores y EDA de Taiwán.

Visite Siemens EDA para centrarse en aplicaciones prácticas de lenguajes, herramientas, metodologías y estándares para el diseño y verificación de sistemas electrónicos y circuitos integrados para mejorar sus propios flujos.

Esta charla mostrará cómo se puede usar HLS para crear y evaluar rápidamente múltiples implementaciones RTL para un acelerador de IA a partir de una sola descripción algorítmica.

Visite a los expertos en automatización de diseño electrónico (EDA) de Siemens en DAC 2024, del 23 al 27 de junio de 2024, en San Francisco, California.

La demanda de energía de cómputo en sistemas integrados sigue creciendo. Mover funciones a aceleradores HW es crucial. HLS automatiza mediante la conversión de funciones de C++ en descripciones de HW para ASIC o FPGA, lo que mejora la eficiencia en IP y ML.

Asista a nuestro tutorial informativo, almuerzo, talleres, ponencias y sesiones de pósters y visite nuestro stand de exhibición para saber cómo Siemens puede ayudarle a diseñar un futuro más inteligente más rápido.

Mostraremos cómo se puede usar HLS para migrar funciones específicas de la pila 5G L1 de SW a HW. HLS puede permitir implementaciones 5G prácticas que de otro modo no serían posibles.

Esta clase práctica hará que los asistentes desarrollen un acelerador de inferencia usando HLS. Los participantes obtendrán una comprensión de cómo crear un acelerador de inferencias a medida y los beneficios que puede aportar a un sistema integrado.

Descubra una visibilidad y conocimientos incomparables sobre el comportamiento funcional complejo de AI SoC del equipo de Tessent Embedded Analytics en AIHW, además de aprender sobre cómo aprovechar el poder de la arquitectura RISC-V para diseños basados en ASIC y FPGA.

Catapult y PowerPro tuvieron bastantes sesiones este año en DAC con una sesión de NVIDIA y otra de Telechips. Utilice los enlaces bajo demanda a continuación para ver nuestras presentaciones en el stand.

C.E.A. presenta una metodología que establece un puente entre el marco DL de código abierto N2D2 y Catapult HLS para ayudar a reducir el proceso de diseño de los aceleradores de hardware, lo que permite seguir el ritmo de los nuevos algoritmos de IA.

Telechips diseñó la IP maestra de AXI4 que cumple con las especificaciones completas de AXI4 utilizando HLS C ++, proporcionando acceso similar al software a los bloques DMA, al tiempo que logra un alto rendimiento utilizando múltiples sobresalientes y ráfagas.

Administración de la complejidad de la implementación de un codificador HEVC (Kvazaar) en FPGA con Catapult HLS

El Dr. Panu Sjövall arrojará luz sobre cómo pudieron implementar su codificador intra HEVC integrado en tiempo real en HW con Catapult HLS.

Este seminario web presenta una metodología de cuantificación simple y sólida basada en el análisis de rango de valor.

La síntesis de alto nivel fue un tema candente en U2U en América del Norte y Europa. Vea todas nuestras sesiones de U2U 2023.

A nivel de IP, se creó un ISP dentro de un año usando Catapult, una tarea que habría sido imposible usando RTL tradicional. Para reducir la dependencia de la experiencia del diseñador, presentamos una herramienta DSE asistida por IA.

Obtenga más información sobre el seminario web “Mejoras arquitectónicas para la seguridad funcional y de bajo consumo de energía de los aceleradores Dataflow CNN usando HLS”.

Descubra cómo C++ y SystemC/MatchLib HLS son más que convertir SystemC a RTL. Cubriremos la elección del idioma, la exploración de la arquitectura, la estimación de energía y la optimización que funcionan para ofrecer RTL competitivo rápido y barato.

Flujo de diseño que incluye el codiseño HW/SW y HLS que permite a los desarrolladores migrar funciones intensivas de computación desde SW que se ejecuta en un procesador integrado a un acelerador basado en HW como un periférico basado en bus sin acoplar.

Descubra cómo puede usar la Síntesis de alto nivel para pasar de Python a RTL sintetizable para implementar un acelerador de IA personalizado más rápido y más fácil de lo que creía posible.

Cornell lanza HiSPARSE: acelerador en la multiplicación de vectores densos de matriz dispersa. Al utilizar tanto la implementación como la simulación de HLS, sus aceleradores dispersos ofrecen una velocidad prometedora con mayor ancho de banda y eficiencia energética.

FNAL muestra que se puede implementar un modelo de autocodificador NN en un ASIC tolerante a la radiación para realizar compresión de datos con pérdidas. Esto alivia el problema de transmisión de datos al tiempo que preserva la información crítica del perfil de energía del detector.

Los estándares 5G abren el mundo del desarrollo de hardware a cualquiera que pueda construir los mejores productos rentables. Catapult, Questa y Veloce permiten soluciones integradas y confiables de diseño y verificación para el diseño de sistemas 5G.

ASA Microsistemas、 ASA Microsistemas、、“～ ～ ～ ～ ～ ～”。

En este seminario web, compartiremos este nuevo modelo de diseño de hardware basado en datos que produce un hardware y software dramáticamente mejores, optimizados para aplicaciones específicas.

Este tutorial demostrará la transformación del algoritmo HLS en un algoritmo de ejemplo, desde una implementación completa de software hasta una implementación eficiente y de alto rendimiento con una combinación de elementos de hardware y software.

Descripción general de lo que es HLS y cómo se puede utilizar para crear aceleradores específicos de aplicación. Mostrará cómo estos aceleradores se pueden integrar en un sistema basado en procesador desde una perspectiva de hardware y software.

HLS hace posible un verdadero co-diseño HW/SW al permitir particiones precisas
exploración e intercambio de funcionalidades entre el acelerador SW y HW a
optimice el tráfico del bus, la utilización de memoria y la carga del procesador.

La adopción de HLS para el diseño de chips está impulsada por el aumento de la complejidad del diseño y la verificación y las presiones de tiempo de comercialización. HLS permite a los diseñadores llevar sus chips al mercado más rápido al acortar el flujo general de diseño y verificación.

Esta charla explorará cómo se puede utilizar HLS para entregar los datos necesarios para tomar decisiones críticas de compensación de diseño y cubrirá cómo HLS puede habilitar la verificación del sistema en un flujo MBSE y cómo HLS puede mitigar los riesgos de la cadena de suministro.

Para comprender qué flujo de Catapult HLS se adapta mejor a nuestras necesidades en JPL-NASA, implementamos el núcleo de procesamiento de imágenes Harris Corner Detector tanto en C++ sin tiempo como en SystemC temporizado. Se presentarán las lecciones aprendidas de cada flujo.

Este tutorial abordará la cuestión de la calidad del diseño desde una perspectiva única.

Este taller mostrará el diseño de ejemplo que se ejecuta en diferentes niveles de abstracción, explorando los diferentes objetivos de verificación que se pueden lograr en cada etapa del proceso de diseño.

Harvard arroja luz sobre su metodología ágil de codiseño y co-verificación de algorítmo-hardware powered by la Síntesis de Alto Nivel, lo que les permitió reducir los esfuerzos de diseño VLSI front-end en órdenes de magnitud.

Esta sesión mostrará cómo crear diferentes tipos de aceleradores usando HLS y cómo integrarlos en diseños de procesadores RISC-V. El algoritmo de inferencia de IA y un algoritmo de cifrado se utilizarán como ejemplos.

La implementación de un algoritmo en hardware requiere una comprensión del algoritmo y sus dependencias de datos. Describiremos una forma automatizada de obtener estos conocimientos a partir de una descripción de C ++ con una ruta automatizada a RTL a través de HLS.

La implementación de un algoritmo en hardware requiere una comprensión del algoritmo y sus dependencias de datos. Describiremos una forma automatizada de obtener estos conocimientos a partir de una descripción de C ++ con una ruta automatizada a RTL a través de HLS.

Este seminario web demuestra cómo se puede lograr una verificación integral más rápido a un nivel más alto de abstracción, pero aún así aplicar técnicas de verificación RTL conocidas y confiables.

La presentación brindará una descripción técnica de alto nivel de la plataforma HLS de Catapult que puede utilizar en sus proyectos futuros para acelerar su proceso de desarrollo.

En esta mesa redonda, discutiremos algunos enfoques interesantes del codiseño HW/SW y los pros y contras de esos enfoques. Organizado por Anoop Saha y Russell Klein de Siemens y acompañado por Thierry Tambe de la Universidad de Harvard.

Esta charla se centrará en el silicio para el borde y las opciones de diseño que ayudan a implementar potentes algoritmos de aprendizaje automático en hardware pequeño de bajo costo y bajo consumo de energía.

La IA está a punto de volverse omnipresente en los sistemas embebidos. Descubra cómo la inferencia se puede implementar de manera efectiva en dispositivos de baja potencia y con limitaciones computacionales sin necesidad de llevar un cable de extensión realmente largo.

Nota magistral que cubre las tecnologías habilitantes, desde HLS hasta el codiseño de software de hardware, cubriendo el pasado, el presente y el futuro del proceso de diseño de silicio, las interrupciones y las últimas tendencias tecnológicas.