Síntesis y verificación de alto nivel de Catapult

Catapult tiene la cartera más amplia de soluciones de diseño de hardware para C++ y Síntesis de Alto Nivel (HLS) basada en SystemC. El modo multi-VT con conocimiento físico de Catapult, con estimación y optimización de bajo consumo, además de una gama de soluciones líderes de verificación hacen de Catapult HLS algo más que “C a RTL”.

Próximos eventos de HLS & HLV Biblioteca de recursos HLS y HLV

High-Level Synthesis Solutions de Catapult

Las soluciones de síntesis de alto nivel de Catapult ofrecen compatibilidad con lenguaje C++ y SystemC, independencia FPGA y ASIC, estimación y optimización de energía ASIC, además de lo último en área multi-VT físicamente consciente y optimización del rendimiento para elevar sus diseños.

C++/SystemC Synthesis

Un flujo HLS integral que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a implementaciones ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.

Solutions de bajo consumo

Cuando se trata de exploración espacial de diseño temprano, estimación de energía y optimización para ASIC RTL de baja potencia, Catapult genera RTL altamente eficiente que se optimiza con nuestra tecnología PowerPro bajo el capó.

Un gráfico vectorial de una catapulta con partes etiquetadas como “Brazo”, “Contrapeso” y “Desencadenador”.

Solutions de IA

Catapult AI mejora HLS para una exploración acelerada del diseño, análisis de cuantificación y rendimiento, potencia y predicción de área.

High-Level Verification Solutions de Catapult

Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y confiables utilizando la plataforma Catapult HLV. Reduzca el tiempo de respuesta y los costos generales de verificación del SoC hasta en un 80% aprovechando la verificación de diseño de alto nivel, la cobertura de código/funcional y los métodos estáticos y formales.

Catapult Coverage

Cobertura de código compatible con HLS que incluye soporte para declaraciones, sucursales, condiciones, expresiones (FEC) y cobertura de acceso a arreglos, además de cobertura funcional inspirada en SystemVerilog con soporte para grupos de cobertura, puntos de cobertura, cubos y cruces.

Catapult Formal Verification Tools

Encuentre formalmente errores, ambigüedades y problemas de diseño de problemas o errores de restricción de usuario al principio del proceso HLS. Incluso con diferencias en el tiempo y las interfaces, Catapult Formal permite la verificación y un flujo de cierre de cobertura.

SLEC System

Verifique la exactitud de RTL con sus modelos de alto nivel usando SLEC. Habilitar pruebas de que la especificación y la implementación son idénticas a pesar de las diferencias en el lenguaje, el tiempo o la abstracción.

Verificación de alto nivel

Questa HL-Systemc

La verificación de diseño de alto nivel con la expansión Questa HL-SYC ayuda a eliminar problemas antes de la síntesis al iniciar la verificación más temprano en el flujo.