Catapulta Síntesis y Verificación de Alto Nivel

Catapult tiene la cartera más amplia de soluciones de diseño de hardware para C++ y Síntesis de Alto Nivel (HLS) basada en SystemC. El modo multi-VT con conocimiento físico de Catapult, con estimación y optimización de baja potencia, además de una gama de soluciones líderes de Verificación hacen que Catapult HLS sea más que solo “C a RTL”.

Próximos eventos de HLS & HLV Biblioteca de recursos HLS y HLV

Catapulta High-Level Synthesis Solutions

Las soluciones Catapult de Síntesis de Alto Nivel brindan soporte de lenguaje C++ y SystemC, independencia FPGA y ASIC, estimación y optimización de potencia ASIC además de lo último en área multi-VT físicamente consciente y optimización del rendimiento para elevar sus diseños.

C++/SystemC Synthesis

Un flujo HLS integral que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a implementaciones ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.

Soluciones de bajo consumo

Cuando se trata de exploración espacial de diseño temprano, estimación de energía y optimización para ASIC RTL de baja potencia, Catapult genera RTL altamente eficiente que se optimiza con nuestro PowerPro tecnología bajo el capó.

Un gráfico vectorial de una catapulta con partes etiquetadas como 'Brazo', 'Contrapeso' y 'Desencadenador'.

Soluciones de IA

Catapult AI mejora HLS para acelerar la exploración del diseño, el análisis de cuantificación y el rendimiento, la potencia y la predicción de área.

Catapulta High-Level Verification Solutions

Acelere su flujo de Verificación de Alto Nivel (HLV) con métodos conocidos y de confianza utilizando la plataforma Catapult HLV. Reduzca el tiempo de entrega y los costos generales de verificación de SoC hasta en un 80% aprovechando la comprobación de diseño de alto nivel, la cobertura de código/funcional y los métodos estáticos y formales.

Catapult Coverage

Cobertura de código compatible con HLS que incluye soporte para declaraciones, sucursales, condición, expresión (FEC) y cobertura de acceso a arreglos de discos, además de cobertura funcional inspirada en SystemVerilog con soporte para grupos de cobertura, puntos de cobertura, bins y cruces.

Catapult Formal Verification Tools

Encuentre formalmente errores, ambigüedades y problemas de diseño de problemas o errores de restricción del usuario al principio del proceso HLS. Incluso con diferencias en el tiempo y las interfaces, Catapult Formal permite la verificación y un flujo de cierre de cobertura.

SLEC System

Verifique la exactitud de RTL con sus modelos de alto nivel utilizando SLEC. Permitir la prueba de que la especificación y la implementación son idénticas a pesar de las diferencias en el lenguaje, el tiempo o la abstracción.

Verificación de alto nivel

Questa HL-SystemC

verificación de diseño de alto nivel con la expansión Questa HL-SYC ayuda a eliminar los problemas antes de la síntesis al iniciar la verificación más temprano en el flujo.