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Co-optimización para potencia, performance, área, costo y confiabilidad en silicio, paquete, interpositor y PCB

Una solución integrada de empaquetado IC que cubre todo, desde la planificación y la creación de prototipos hasta la firma para diversas tecnologías de integración como FCBGA, FOWLP, 2.5/3DIC y otras. Nuestras soluciones de empaquetado 3D IC le ayudan a superar las limitaciones del escalado monolítico.
La industria de semiconductores ha logrado grandes avances en la tecnología ASIC en los últimos 40 años, lo que ha llevado a un mejor desempeño. Pero a medida que la ley de Moore se acerca a sus límites, escalar dispositivos es cada vez más difícil. La reducción de dispositivos ahora lleva más tiempo, cuesta más y presenta desafíos en tecnología, diseño, análisis y fabricación. De esta manera, entra 3D IC.
3D IC es un nuevo paradigma de diseño impulsado por los rendimientos decrecientes de la escala de la tecnología IC, también conocida como Ley de Moore.
Las alternativas incluyen la descomposición de un sistema en chip (SOC) en subfunciones o componentes más pequeños conocidos como “chiplets” o “IP dura”, y el uso de múltiples matrices para superar las limitaciones impuestas por el tamaño de una retícula.
Se logra acercando los componentes de memoria a las unidades de procesamiento, reduciendo la distancia y la latencia en el acceso a los datos. Los componentes también se pueden apilar verticalmente, lo que permite distancias físicas más cortas entre ellos.
Existen varias ventajas para la integración heterogénea, incluida la capacidad de mezclar diferentes nodos de proceso y tecnología, así como la capacidad de aprovechar las plataformas de ensamblaje 2.5D/3D.
Nuestras soluciones de diseño 3D IC soportan planificación/análisis arquitectónico, planificación/verificación de diseño físico, análisis eléctrico y de confiabilidad, y soporte de prueba/diagnóstico a través de la entrega de fabricación.

Un sistema completo para la planificación de sistemas heterogéneos, que ofrece creación lógica flexible para una conectividad perfecta desde la planificación hasta los LVS finales del sistema. La funcionalidad de planificación de pisos soporta el escalado de diseños heterogéneos complejos.

Logre tiempos de ciclo de diseño más rápidos y ruta hacia la cinta con enrutabilidad del diseño y cierre de PPA durante la optimización de la colocación. La optimización en jerarquía garantiza un cierre de tiempo de nivel superior. Las especificaciones de diseño optimizadas ofrecen un mejor PPA, certificado para nodos avanzados de TSMC.

Una única plataforma soporta el diseño avanzado de SIP, chiplet, interposador de silicio, orgánico y sustrato de vidrio, lo que reduce el tiempo de diseño con una metodología avanzada de reutilización de IP. La comprobación de cumplimiento de normas en el diseño para SI/PI y reglas de proceso elimina las iteraciones de análisis y aprobación.

Esta solución verifica la lista de red del ensamblaje del paquete frente a una lista de red de referencia “dorada” para garantizar la corrección funcional. Utiliza un flujo de trabajo automatizado con verificación formal, verificando todas las interconexiones entre dispositivos semiconductores en minutos, asegurando alta precisión y eficiencia.

Impulse el diseño físico con análisis en el diseño e intención eléctrica. Combine silicio/extracción orgánica para simulación SI/PI con modelos tecnológicamente precisos. Mejore la productividad y la calidad eléctrica, escalando desde el análisis predictivo hasta la aprobación final.

Apoyar objetos mecánicos en el plano de planta del paquete, permitiendo que cualquier componente sea tratado como mecánico. Las celdas mecánicas se incluyen en las exportaciones de análisis, con soporte bidireccional para xPD y NX a través de la biblioteca utilizando IDX, lo que garantiza una integración perfecta.

Verificación integral para la firma del sustrato independiente del diseño con Calibre. Reduce las iteraciones de cierre de sesión al resolver errores mediante HyperLynx-Verificación en el diseño de la DRC, mejorando el rendimiento, la capacidad de fabricación y la reducción de costos y desechos.

Solución térmica que cubre transistor a nivel de sistema y escala desde la planificación temprana hasta la aprobación del sistema, para un análisis térmico detallado a nivel de troquel con condiciones precisas del paquete y de los límites. Reduzca los costos al minimizar la necesidad de chips de prueba y ayudar a identificar problemas de confiabilidad del sistema.
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Biblioteca específica de ECAD y administración de datos de diseño. Asegura la seguridad y trazabilidad de los datos WIP, con selección de componentes, distribución de bibliotecas y reutilización de modelos. Integración perfecta de PLM para administración del ciclo de vida del producto, coordinación de fabricación, solicitudes de piezas nuevas y administración de activos.

Maneje múltiples troqueles/chiplets mediante pruebas a nivel de troquel y a nivel de apilamiento, soportando estándares IEEE como 1838, 1687 y 1149.1. Proporciona acceso completo a la validación de pruebas de obleas en el paquete y extiende DFT 2D a 2.5D/3D, utilizando Tessent Streaming Scan Network para una integración perfecta.

Elimine el tiempo dedicado al desarrollo y mantenimiento de modelos funcionales de bus personalizados (BFM) o componentes de verificación. Avery Verification IP (VIP) permite que los equipos de Sistema y Sistema en Chip (SoC) logren mejoras dramáticas en la productividad de la verificación.

La Plataforma Inteligente IC Personalizada Solido, impulsada por tecnología patentada habilitada para IA, ofrece soluciones de verificación de circuitos de vanguardia diseñadas para enfrentar los desafíos de IC 3D, cumplir estrictos requisitos de señal, energía e integridad térmica y acelerar el desarrollo.

Asegure la confiabilidad de interconexión y la resiliencia ESD con una resistencia integral punto a punto (P2P) y mediciones de densidad de corriente (CD) en todo el troquel, el interpositor y el paquete. Tener en cuenta las diferencias de metodología ESD y nodo de proceso con una sólida interconexión entre dispositivos de protección.
Un chiplet está diseñado con el entendimiento de que se conectará a otros chiplets dentro de un paquete. La proximidad y la distancia de interconexión más corta significa menor consumo de energía, pero también significa coordinar un mayor número de variables como eficiencia energética, ancho de banda, área, latencia y tono.
Co-optimización para potencia, performance, área, costo y confiabilidad en silicio, paquete, interpositor y PCB
Capacite a los ingenieros de diseño con tecnologías accesibles que reducen la dependencia de los expertos
Escalabilidad para administrar y comunicar datos heterogéneos entre equipos de toda la empresa y mantener la continuidad digital
Elimine las iteraciones mediante una visión temprana del performance descendente y los efectos del proceso a través de la verificación continua
Entendiendo la tecnología 3D IC: Revelando el futuro de los circuitos integrados COMUNICADO DE
PRENSA: Siemens automatiza el diseño para prueba de circuitos integrados 2.5D y 3D con la nueva solución Tessent Multi die Libera la productividad del diseño de IC 3D
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