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Síntesis C ++ /SystemC
Un flujo HLS integral que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a implementaciones ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.
Síntesis y verificación de alto nivel
La plataforma de Síntesis de Alto Nivel (HLS) y Verificación (HLV) de Siemens mejora su diseño y flujo de verificación ASIC y FPGA en comparación con RTL tradicional. El uso de C++ o SystemC Catapult ofrece una calidad líder de resultados en cuanto a performance, potencia y área, además de soluciones HLV únicas.
TENDENCIAS Y TECNOLOGÍAS
El diseño y la verificación RTL son demasiado lentos y costosos
La productividad RTL, especialmente para bloques de valor agregado nuevos y complejos, se ha estancado. Los desafíos de diseño y verificación de crear arquitecturas nuevas y novedosas que ofrezcan ventajas en silicio para procesamiento inalámbrico, 5G, AI/ML, automotriz o vídeo/imagen no están facilitando la vida de los equipos de diseño.
Exploración de Arquitectura
¿Su hardware tendrá un performance del sistema limitado? ¿Escogiste la arquitectura de memoria fundamental correcta? ¿O solo se enteró durante la integración del sistema? Síntesis de alto nivel acelera la exploración del espacio de diseño.
Performance y área óptimos de energía
Es difícil ofrecer un equilibrio óptimo de Performance, Potencia y Área para sus necesidades de diseño. Muy poco rendimiento, demasiada potencia o demasiada área y es posible que se pierda un ciclo de producto. Aproveche HLS para diseñar mejor y más rápido.
¿Sigues depurando RTL?
Descubrir errores tardíamente en RTL significa oportunidades perdidas, menos silicio competitivo, retrasos en la salida de cinta y dolores de cabeza de ECO. El diseño y la verificación de Catapult HLS ofrecen diseños RTL de primera necesidad, con un costo reducido de servidores y herramientas.
SEMINARIO VIRTUAL HLS
Los clientes de Catapult discuten su uso de HLS en el mundo real
En los últimos años se ha visto una explosión en la adopción de HLS para el diseño de chips impulsada por el aumento de la complejidad del diseño y la verificación, así como por las presiones de tiempo de comercialización. Catapult HLS permite a los diseñadores llevar sus chips al mercado más rápido al acortar el diseño general y el flujo de verificación.
Soluciones de síntesis de alto nivel de Catapult
Las soluciones Catapult de Síntesis de Alto Nivel brindan soporte de lenguaje C++ y SystemC, independencia FPGA y ASIC, estimación y optimización de potencia ASIC además de lo último en área multi-VT físicamente consciente y optimización del rendimiento para elevar sus diseños.
Soluciones de verificación de alto nivel de Catapult
Acelere su flujo de Verificación de Alto Nivel (HLV) con métodos conocidos y de confianza utilizando la plataforma Catapult HLV. Reduzca el tiempo de entrega y los costos generales de verificación de SoC hasta en un 80% aprovechando la comprobación de diseño de alto nivel, la cobertura de código/funcional y los métodos estáticos y formales.
Biblioteca de recursos
Síntesis de alto nivel de Catapult
Descubra cómo la plataforma Catapult de Alto Nivel Síntesis y Verificación le permite hacer más y hacerlo mejor. Aprende sobre AI/ML, Deep Learning, Visión por computadora, Comunicaciones, Video, y más. Las herramientas de Síntesis y Verificación de Alto Nivel (HLS & HLV) de Siemens ofrecen la ventaja competitiva que necesita.
