Presentación
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Escaneo de límites integrado Tessent
Este vídeo muestra el flujo de implementación de Tessent Boundary Scan (1149.1) en el nivel superior y de Tessent Embedded Boundary Scan en el nivel de bloque físico en Tessent Shell.
Tessent Advanced DFT
Tessent BoundaryScan
Tessent BoundaryScan es una solución completa para la generación e integración automatizadas de la infraestructura de pruebas en el chip, el escaneo de límites y el puerto de acceso de prueba.
¿Por qué Tessent BoundaryScan?
Se puede acceder a la lógica Tessent BoundaryScan durante toda la vida útil del circuito integrado, incluidas las pruebas de fabricación en todos los niveles de embalaje, la depuración de silicio y la verificación del sistema para detectar defectos antes del envío, lo que reduce los costes de soporte de campo y aumenta la satisfacción del cliente.
Integración completa del escaneo de límites y el controlador TAP
Genera e integra automáticamente el código RTL para el controlador TAP y las celdas de escaneo de límites en el RTL de diseño. Genera guiones para la síntesis lógica, bancos de pruebas de simulación y patrones de prueba para las pruebas de fabricación.
Soporta varios formatos
El escaneo de límites de Tessent es compatible con las celdas de escaneo de límites personalizadas IEEE 1149.1 y la prueba de E/S sin contacto y tiene una opción de soporte para el escaneo de límites 1149.6.
Interoperabilidad IEEE 1687 IJTAG
Conecta automáticamente las redes e instrumentos IJTAG al controlador TAP recién insertado y genera los archivos de idioma de conectividad de los instrumentos resultantes. Las pruebas de E/S se generan en formato Lenguaje de descripción procesal (PDL).
Más información
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Convirtiendo la descripción del idioma del escaneo de límites
En menos de cinco minutos, el vídeo muestra cómo se puede utilizar el IJTAG de Tessent para convertir fácilmente un archivo BSDL (lenguaje de descripción del escaneo de límites) en su archivo ICL (lenguaje de conectividad de instrumentos) equivalente.
Descripción general de la tecnología
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Uso de la cadena de escaneo de límites durante la ATPG
Este vídeo muestra el uso del escaneo de límites como cadena comprimida o sin comprimir durante el ATPG, por lo que no es necesario contactar con todos los pines del dispositivo sometido a prueba (DUT).
Ruta de aprendizaje
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Entrenamiento de Tessent > Flujo integrado de Tessent
Aprenda a implementar MBIST, BoundaryScan, IJTAG, Scan Insertion y TestKompress en su diseño para obtener pruebas de alta calidad con varias herramientas de Tessent.