La Avery Verification IP for DDR Memory incluye:

• BFM configurables dinámicamente que admiten el complejo raíz, el punto final y el conmutador. Compilar una vez y seleccionar la configuración en tiempo de ejecución como RC o EP
• BFM configura el DUT de forma aleatoria durante la enumeración para probar las configuraciones más compatibles en menos tiempo, como la ecualización aleatoria (coeficientes, preajustes, coeficientes de rechazo), donde se encuentran muchos problemas de capa PHY
• El complejo raíz de BFM refleja la configuración de DUT, lo que permite la validación basada en el contexto
• Inyecte errores en todos los niveles mediante devoluciones de llamada y operaciones de paquetes, como anular, eliminar, nak, anular campos, etc.
• La clase de transacción y las colas multifuncionales de solicitud y finalización facilitan el modelado de flujos de solicitud y finalización de tráfico grandes, intercalados y retrasados. Transmita los TLP según la función de solicitud de origen aleatorio y la memoria y el espacio de configuración de destino.
• La restricción de SV establecida en todas las clases de paquetes y transacciones genera un conjunto rico de paquetes normales y de error
• Los rastreadores de protocolos multinivel (TL, DLL, PL) aceleran la depuración
• La cobertura funcional rastrea los comandos TLP/DLLP y los estados de los dispositivos
• Las afirmaciones exhaustivas rastrean la cobertura de la lista de verificación del cumplimiento de PCI-SIG y aíslan los errores de DUT más rápido
• El completo conjunto de pruebas de cumplimiento aleatorio, dirigido y restringido logra una alta cobertura de protocolo