Trabaje de manera más eficiente, desarrolle pruebas más complejas y trabaje en topologías más complejas, como soluciones de múltiples rutas y enlaces. Obtenga la máxima productividad y flexibilidad para la verificación de los diseños a nivel de bloque, subsistema y sistema en chip (SoC).

Nuestra completa solución de verificación incluye un entorno avanzado de metodología de verificación universal (UVM) que incorpora la generación de tráfico aleatorio restringido, controles sólidos de paquetes, enlaces y capas físicas y la inyección de errores, comprobaciones y cobertura de protocolos, cobertura funcional y funciones similares a las de un analizador de protocolos para las métricas de depuración y análisis del rendimiento.

Los conjuntos de pruebas de cumplimiento (CTS) de Avery ofrecen pruebas eficaces desde el núcleo hasta el chip, incluidas las que se utilizan en los talleres de cumplimiento, así como las pruebas ampliadas desarrolladas por Avery para cubrir las características de las especificaciones.

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