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C++/Systemc Synthesis
Un flujo de HLS completo que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a las implementaciones de ASIC, eFPGA o FPGA ajustadas a la tecnología de frecuencia y objetivo.
Síntesis y verificación de alto nivel
La plataforma de síntesis (HLS) y verificación (HLV) de alto nivel de Siemens mejora el flujo de diseño y verificación de ASIC y FPGA en comparación con el RTL tradicional. Con C++ o SystemC, Catapult ofrece resultados de primera calidad en cuanto a rendimiento, potencia y área, además de soluciones HLV únicas.
TENDENCIAS Y TECNOLOGÍAS
El diseño y la verificación de RTL son demasiado lentos y caros
La productividad de RTL, especialmente para los bloques nuevos y complejos de valor añadido, se ha estancado. Los desafíos de diseño y verificación que implica crear arquitecturas nuevas y novedosas que ofrezcan ventajas en el silicio para la tecnología inalámbrica, el 5G, la IA y el aprendizaje automático, la automoción o el procesamiento de vídeo e imagen no están facilitando la vida a los equipos de diseño.
Exploración de arquitectura
¿Su hardware tendrá un rendimiento limitado del sistema? ¿Eligió la arquitectura de memoria fundamental correcta? ¿O solo lo descubrió durante la integración del sistema? La síntesis de alto nivel acelera la exploración del espacio de diseño.
Rendimiento energético y área óptimos
Es difícil ofrecer un equilibrio óptimo entre rendimiento, potencia y área para sus necesidades de diseño. Muy poco rendimiento, demasiada potencia o demasiada área y es posible que se pierda un ciclo de producto. Aproveche HLS para diseñar mejor y más rápido.
¿Sigue depurando RTL?
Descubrir errores al final de RTL significa perder oportunidades, reducir la competitividad del silicio, retrasos en la grabación y problemas ecológicos. El diseño y la verificación de Catapult HLS ofrecen diseños RTL correctos a la primera, con un coste reducido de servidores y herramientas.
SEMINARIO VIRTUAL DE HLS
Los clientes de Catapult hablan sobre su uso real del HLS
En los últimos años se ha producido una explosión en la adopción del HLS para el diseño de chips, impulsada por la creciente complejidad del diseño y la verificación, así como por las presiones del tiempo de comercialización. Catapult HLS permite a los diseñadores lanzar sus chips al mercado más rápido al reducir el flujo general de diseño y verificación.
Catapult High-Level Synthesis Solutions
Las soluciones de síntesis de alto nivel de Catapult ofrecen soporte para los lenguajes C++ y SystemC, independencia de FPGA y ASIC, estimación y optimización de la potencia de ASIC, además de lo último en optimización del rendimiento y el área de múltiples VT con reconocimiento físico para mejorar sus diseños.
Catapult High-Level Verification Solutions
Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y fiables mediante la plataforma Catapult HLV. Reduzca el tiempo y los costes generales de verificación del SoC hasta un 80% con la comprobación del diseño de alto nivel, la cobertura funcional y de código y los métodos estáticos y formales.
Biblioteca de recursos
Síntesis de alto nivel de Catapult
Descubra cómo la plataforma de síntesis y verificación de alto nivel Catapult le permite hacer más y hacerlo mejor. Más información sobre la IA y el aprendizaje profundo, la visión artificial, las comunicaciones, el vídeo y más. Las herramientas de síntesis y verificación de alto nivel (HLS y HLV) de Siemens ofrecen la ventaja competitiva que necesita.
