Catapult es la principal solución de HLS para ASIC y FPGA. Al apoyar C++ y SystemC, los diseñadores trabajan en su idioma preferido, lo que aumenta en productividad y calidad. Con un 80% menos de codificación y velocidades de simulación hasta 1000 veces más rápidas que Verilog. El diseño y la verificación de HLS son la ventaja que necesita.
Catapult fabrica RTL de calidad para ASIC/FPGA a partir de C++/SystemC en la mitad del tiempo de codificación manual. La exploración del espacio de diseño, la integración de la síntesis RTL descendente y la estimación y optimización de la potencia permiten mejores diseños. La comprobación del diseño, la cobertura del código y la formal reducen el coste de la verificación de RTL hasta un 80%.
C++ o SystemC es una opción que da a los equipos la flexibilidad de decidir cuál es la metodología más eficaz para su tarea de diseño. Ya sea la velocidad superior de simulación y verificación del C++ secuencial con los tipos de datos AC (hlslibs.org), o modelos de concurrencia explícitos con SystemC y MatchLib (con los tipos AC), Catapult lo tiene cubierto.
Con el Catapult Flow, la depuración de RTL desaparece literalmente. El modelo C se valida en su entorno y, a partir de ahí, se crea un RTL correcto por construcción. Esto reduce drásticamente el esfuerzo de verificación.
La biblioteca de formación bajo demanda de Catapult High-Level Synthesis (HLS) contiene un conjunto de itinerarios de aprendizaje con módulos para introducir a los ingenieros en el HLS y la verificación de alto nivel.
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Un conjunto abierto y gratuito de bibliotecas implementadas en C++ estándar para un diseño de hardware y software con precisión de bits. Es una comunidad abierta para el intercambio de conocimientos y propiedad intelectual para HLS que se puede utilizar para acelerar tanto la investigación como el diseño.
Blog que cubre las metodologías y técnicas de diseño y verificación de síntesis de alto nivel (HLS) de próxima generación.
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