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Síntesis de C++/SystemC
Un flujo HLS completo que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a las implementaciones de ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.
Síntesis y verificación de alto nivel
La plataforma de síntesis de alto nivel (HLS) y verificación (HLV) de Siemens mejora el flujo de diseño y verificación de ASIC y FPGA en comparación con el RTL tradicional. El uso de C++ o SystemC Catapult ofrece resultados de primera calidad en cuanto a rendimiento, potencia y área, además de soluciones HLV únicas.
TENDENCIAS Y TECNOLOGÍAS
El diseño y la verificación de RTL son demasiado lentos y costosos
La productividad de RTL, especialmente para bloques de valor agregado nuevos y complejos, se ha estancado. Los desafíos de diseño y verificación que implica crear arquitecturas nuevas y novedosas que ofrezcan ventajas en silicio para el procesamiento inalámbrico, 5G, AI/ML, automotriz o de vídeo/imagen no facilitan la vida de los equipos de diseño.
Exploración de la arquitectura
¿El rendimiento del sistema de su hardware será limitado? ¿Eligió la arquitectura de memoria fundamental correcta? ¿O solo lo descubriste durante la integración del sistema? La síntesis de alto nivel acelera la exploración del espacio de diseño.
Rendimiento energético y área óptimos
Es difícil ofrecer un equilibrio óptimo entre rendimiento, potencia y área para sus necesidades de diseño. Si tiene muy poco rendimiento, demasiada potencia o demasiada superficie, es posible que se pierda un ciclo de producto. Aproveche HLS para diseñar mejor y más rápido.
¿Sigues depurando RTL?
Descubrir errores al final de RTL significa perder oportunidades, reducir la competitividad del silicio, demoras en la eliminación de las cintas y problemas ecológicos. El diseño y la verificación de Catapult HLS ofrecen diseños RTL correctos a la primera, con un costo reducido de servidores y herramientas.
SEMINARIO VIRTUAL DE HLS
Los clientes de Catapult hablan sobre su uso real de HLS
En los últimos años se ha producido una explosión en la adopción del HLS para el diseño de chips, impulsada por la creciente complejidad del diseño y la verificación, así como por las presiones del tiempo de comercialización. Catapult HLS permite a los diseñadores llevar sus chips al mercado más rápido al acortar el flujo general de diseño y verificación.
Soluciones de síntesis de alto nivel Catapult
Las soluciones de síntesis de alto nivel de Catapult ofrecen compatibilidad con los lenguajes C++ y SystemC, independencia de FPGA y ASIC, estimación y optimización de la potencia de ASIC, además de lo último en optimización del rendimiento y el área de múltiples VT con reconocimiento físico para mejorar sus diseños.
Soluciones de verificación de alto nivel de Catapult
Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y confiables utilizando la plataforma Catapult HLV. Reduzca el tiempo y los costos generales de la verificación de SoC hasta en un 80% aprovechando la verificación de diseño de alto nivel, la cobertura funcional y de código y los métodos estáticos y formales.
Biblioteca de recursos
Síntesis de alto nivel de Catapult
Descubra cómo la plataforma de síntesis y verificación de alto nivel de Catapult le permite hacer más y hacerlo mejor. Obtenga información sobre la IA y el aprendizaje automático, el aprendizaje profundo, la visión artificial, las comunicaciones, el vídeo y más. Las herramientas de síntesis y verificación de alto nivel (HLS y HLV) de Siemens ofrecen la ventaja competitiva que necesita.
