DDRx-Design und Verifizierung

DDR-Schnittstellen enthalten mehrere Gruppen von Signalen, jede mit einzigartigen Anforderungen an die Signalqualität. Sie haben auch relative Zeitbeziehungen zwischen Signalgruppen, die erfüllt werden müssen. Alle Signale in allen Gruppen müssen analysiert werden, um sicherzustellen, dass das Design wie vorgesehen funktioniert. In dem hier gezeigten Bild gibt es über 64 Signale, einschließlich Uhr, Befehl/Adresse, Daten, Datenblitz und Status. Ein Signalqualitäts- oder Timing-Problem mit einem einzelnen Signal kann dazu führen, dass die gesamte Schnittstelle funktionsunfähig wird.

Zum Glück sind DDR-Schnittstellen mit JEDEC-Spezifikationen verknüpft, die Schnittstellenanforderungen dokumentieren — aber nur für die DRAM-Seite der Schnittstelle. JEDEC spezifiziert keine I/O-Signal- oder Timing-Anforderungen für Controller, daher haben verschiedene Controller ein einzigartiges Verhalten, das bei der Analyse berücksichtigt werden muss. Zum Beispiel könnten Controller eine Schräglenkorrektur auf Interface-, Byte-, Nibble- oder Einzel-Bit-Basis durchführen — oder überhaupt nicht.

Um sicherzustellen, dass eine Schnittstelle funktioniert, muss sichergestellt werden, dass die Anforderungen an Signalqualität und Timing für alle Signale und Beziehungen zwischen Gruppen erfüllt werden, einschließlich controllerspezifischer Verhaltensweisen. Dazu müssen alle Signale simuliert und die Wellenformdaten nachbearbeitet werden, um Augenmessungen zu extrahieren und Flugzeiten miteinander zu verbinden, um sie bei Zeitberechnungen zu verwenden. Die Durchführung dieser Analyse für eine komplette DDR-Schnittstelle ist schwierig, da Dutzende von Signalen involviert sind. Idealerweise sollte diese Analyse aufgrund der Komplexität und Anzahl der Analyseschritte vollständig automatisiert werden.

Sobald eine geeignete Routing-Strategie definiert wurde, können Einschränkungen grafisch erfasst und automatisch in das Layout übernommen werden.

Die Pre-Layout-Analyse definiert eine Reihe von Layout-Richtlinien, die es einem System ermöglichen sollten, ordnungsgemäß zu funktionieren, wenn die Erkundung vor dem Layout umfassend war und die Layout-Regeln vollständig eingehalten wurden. Die Überprüfung nach dem Layout analysiert das Verhalten des Entwurfs so, wie es tatsächlich entworfen wurde, und fängt Fälle auf, in denen die Richtlinien nicht korrekt befolgt wurden oder einfach nicht umfassend genug waren.

Beide Analyseformen sind wichtig. Die Erkundung vor dem Layout hilft, den Layoutaufwand zu optimieren und übermäßige Nacharbeiten zu vermeiden. Die Überprüfung nach dem Layout hilft sicherzustellen, dass das Design für die Überprüfung des Prototyps bereit ist und keine Probleme enthält, die dazu führen, dass es im Labor fehlschlägt, wo Debuggen, Aktualisieren und Nacharbeiten zeitaufwändig und teuer sind.

Die Erkundung vor dem Layout legt die Erwartungen fest, wie das Design funktionieren wird und wie hoch die operativen Margen sein werden. Bei der Überprüfung nach dem Layout muss derselbe Analyseprozess durchgeführt und die Ergebnisse auf die gleiche Weise gemeldet werden wie bei der Erkundung vor dem Layout, sodass die beiden Ergebnissätze leicht verglichen werden können. Idealerweise sollte der Analyseprozess aufgrund der Komplexität und Anzahl der Prozessschritte vollständig automatisiert sein. Genau das macht die HyperLynx DDR-Analyse — sie verwendet denselben automatisierten Analysefluss, der dieselben Ergebnisse im gleichen Format meldet — sodass alle Probleme, die während des Layouts aufgetreten sind, schnell isoliert und gelöst werden können.

Die DDR-Analyse mit vollständiger Schnittstelle ist ein komplexer, protokoll- und gerätespezifischer Prozess. Das genaue Analyseverfahren, die Wellenformmessungen und die Zeitberechnung unterscheiden sich je nach der verwendeten DRAM-Technologie und dem verwendeten Controller. HyperLynx kennt die Protokollanforderungen für DDR-2,3,4,5- und LPDDR-2,3,4,5-Technologien, einschließlich gepufferter (registrierter) DDR5-Speicher. HyperLynx verwendet eine Kombination aus Zeitmodellen und Einrichtungsoptionen des Analyseassistenten, um die Funktionen des Controllers festzulegen und die Analyse zu konfigurieren. Zu den Controller-Funktionen, die durch den Analyseassistenten spezifiziert werden, gehören 1T/2T-Adress-Timing, Lese- und Schreib-Nivellierung, dynamische Terminierungs-Setup, DQ/DQS-Schräglenkungsfunktionen und mehr.

Wenn die Datenraten steigen, werden Interaktionen zwischen Signalen und dem Power Delivery Network (PDN) wichtiger und können einen erheblichen Teil der verfügbaren Betriebsmarge des Designs verbrauchen. Die Modellierung dieser Effekte erfordert ein genaues Simulationsmodell für das kombinierte Signal-/Stromversorgungsnetz. Die HyperLynx DDR-Analyse ist nahtlos in den HyperLynx Advanced Solvers-Hybrid-Solver integriert, um diese Simulationsmodelle zu generieren. Mit der Power-Aware-Analyse können die Auswirkungen von nicht idealen Signalrückwegen, Stromverteilung im Rückweg und gleichzeitigem Schaltrauschen in der Analyse selektiv ein- oder ausgeschlossen werden, sodass das Ausmaß ihrer Auswirkung auf die Betriebsmargen quantifiziert werden kann.

DDR5-Speicher stellt ein völlig neues Kapitel in der DDR-Modellierung und -Simulation dar, da Geräteempfänger Ausgleichsschaltungen eingebaut haben. Dies erfordert eine neue Generation von DDR5-Simulationsmodellen und Simulationstechniken (IBIS-AMI). Darüber hinaus schreibt DDR5 vor, Augenränder mit 1e-16-Wahrscheinlichkeiten zu berechnen, was mit herkömmlichen DDR-Simulationstechniken nicht möglich ist. HyperLynx unterstützt voll und ganz DDR5-IBIS-AMI-Simulationsmodelle mit den neuesten Funktionen und unterstützt mehrere Simulationsmethoden, um unterschiedliche Kompromisse zwischen Simulationsgeschwindigkeit und Genauigkeit einzugehen. HyperLynx ermöglicht auch die Verwendung von IBIS-AMI-Modellen mit analogen Single-Ended-Treibern, die unterschiedliche Anstiegs-/Absenk-Impedanzen und Flankenraten haben — etwas, das nicht von Haus aus Teil der IBIS-AMI-Spezifikation selbst ist.