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C++/SystemC-Synthese
Ein umfassender HLS-Flow, der C++ oder SystemC als Designinput verwendet und optimal auf ASIC-, eFPGA- oder FPGA-Implementierungen abzielt, die auf Frequenz- und Zieltechnologie abgestimmt sind.
Synthese und Verifikation auf hohem Niveau
Die High-Level-Synthesis (HLS) and Verification (HLV) -Plattform von Siemens verbessert Ihren ASIC- und FPGA-Design- und Verifikationsablauf im Vergleich zu herkömmlichem RTL. Die Verwendung von C++ oder SystemC Catapult liefert neben einzigartigen HLV-Lösungen auch erstklassige Ergebnisse in Bezug auf Leistung, Leistung und Fläche.
TRENDS UND TECHNOLOGIEN
RTL Design & Verification ist zu langsam und teuer
Die RTL-Produktivität, insbesondere bei neuen und komplexen Mehrwertblöcken, ist ins Stocken geraten. Die Herausforderungen bei der Entwicklung neuer und neuartiger Architekturen, die Vorteile von Silizium für die drahtlose, 5G-, KI/ML-, Automobil- oder Video-/Bildverarbeitung bieten, machen den Designteams das Leben nicht leichter.
Erkundung der Architektur
Wird die Systemleistung Ihrer Hardware eingeschränkt sein? Haben Sie die richtige grundlegende Speicherarchitektur ausgewählt? Oder haben Sie es erst bei der Systemintegration herausgefunden? High-Level Synthesis beschleunigt Ihre Erkundung des Designraums.
Optimale Leistung und Fläche
Es ist schwierig, ein optimales Gleichgewicht zwischen Leistung, Leistung und Fläche für Ihre Designanforderungen zu finden. Zu wenig Leistung, zu viel Leistung oder zu viel Fläche und Sie könnten einen Produktzyklus verpassen. Nutzen Sie HLS, um besser und schneller zu entwerfen.
Debuggst du immer noch RTL?
Bugs zu spät bei RTL zu entdecken, bedeutet verpasste Chancen, weniger wettbewerbsfähiges Silizium, Verzögerungen beim Bandout und Kopfschmerzen bei der ECO. Catapult HLS Design and Verification liefert auf Anhieb richtige RTL-Designs mit reduzierten Server- und Toolkosten.
VIRTUELLES HLS-SEMINAR
Catapult-Kunden besprechen ihren realen Einsatz von HLS
In den letzten Jahren hat die Einführung von HLS für das Chipdesign explosionsartig zugenommen, was auf die zunehmende Komplexität von Design und Verifizierung sowie den Druck auf die Zeit bis zur Markteinführung zurückzuführen ist. Catapult HLS ermöglicht es Designern, ihre Chips schneller auf den Markt zu bringen, indem der gesamte Design- und Verifikationsablauf verkürzt wird.
Catapult High-Level-Syntheselösungen
Die High-Level-Syntheselösungen von Catapult bieten C++- und SystemC-Sprachunterstützung, FPGA- und ASIC-Unabhängigkeit, ASIC-Leistungsschätzung und -optimierung sowie die neuesten Entwicklungen im Bereich Physical Aware Multi-VT-Bereichs und Leistungsoptimierung, um Ihre Designs zu verbessern.
Catapult Verifizierungslösungen auf hohem Niveau
Beschleunigen Sie Ihren High-Level Verification (HLV) -Flow mit bekannten und vertrauenswürdigen Methoden mithilfe der Catapult HLV-Plattform. Reduzieren Sie Ihre Gesamtdurchlaufzeit und Kosten für die SoC-Verifizierung um bis zu 80%, indem Sie High-Level Design Checking, Code/Functional Coverage sowie statische und formale Methoden nutzen.
Ressourcenbibliothek
Katapult-Synthese auf hoher Ebene
Finden Sie heraus, wie Sie mit der Catapult High-Level-Synthese- und Verifikationsplattform mehr und besser machen können. Erfahren Sie mehr über KI/ML, Deep Learning, Computer Vision, Kommunikation, Video und mehr. Die High-Level-Synthese- und Verifizierungstools (HLS & HLV) von Siemens bieten den Wettbewerbsvorteil, den Sie benötigen.
