DDRx Design og verifikation

HyperLynx udfører integreret signalintegritet og timinganalyse for DDR-grænseflader (Double Data Rate), der verificerer signalkvalitet, skævhed og timingskrav. Automatiseret layoutekstraktion, 3D EM-modellering og avancerede simuleringsteknikker understøtter strømbevidst analyse og DDR5-applikationer.

HyperLynx ressourcer

Analyse af DDR-grænseflader

DDR-grænseflader indeholder flere grupper af signaler, hver med unikke signalkvalitetskrav. De har også relative timingforhold mellem signalgrupper, der skal opfyldes. Alle signalerne i alle grupperne skal analyseres for at sikre, at designet fungerer efter hensigten. På billedet vist her er der over 64 signaler, inklusive ur, kommando/adresse, data, datastrobe og status. Et signalkvalitets- eller timingproblem med et enkelt signal har potentialet til at gøre hele grænsefladen ubrugelig.

Heldigvis er DDR-grænseflader forbundet med JEDEC-specifikationer, der dokumenterer grænsefladekrav - men kun for DRAM-siden af grænsefladen. JEDEC specificerer ikke controller I/O-signal eller timingskrav, så forskellige controllere vil have unik adfærd, der skal tages i betragtning under analysen. For eksempel kan controllere udføre deskewing på en grænseflade, byte, nibble eller individuel bit basis - eller slet ikke.

At sikre, at en grænseflade fungerer, kræver det at sikre, at signalkvalitet og timingskrav er opfyldt for alle signaler og relationer mellem grupper, herunder controller-specifik adfærd. Dette kræver simulering af alle signaler og efterbehandling af bølgeformdata for at udtrække øjenmålinger og sammenkoble flyvetider til brug under timingberegninger. Det er vanskeligt at udføre denne analyse for en komplet DDR-grænseflade, da der er snesevis af signaler involveret. Ideelt set bør denne analyse være fuldt automatiseret på grund af kompleksiteten og antallet af involverede analysetrin.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automatiseret verifikation efter layout med fuld grænseflade

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatiserer fuldt interface DDR-verifikation efter layout ved at kombinere automatiseret layouttopologiekstraktion med avanceret DDR-protokolbevidst simulering, omfattende bølgeformefterbehandling og rapportgenerering.

HyperLynx DDR-verifikation tilbyder flere niveauer af layoutmodelleringsnøjagtighed, så du kan slå forskellige fysiske fænomener til/fra for at fastslå deres individuelle effekter på den samlede systemydelse. Automatiserede analysestrømme er fuldt integreret med HyperLynx Advanced Solvers, hvilket giver nøjagtig modellering af ikke-ideelle returveje, deling af returstrøm og virkningerne af Simultaneous Switching Noise (SSN). Bedst af alt er layoutmodellering fuldt automatiseret - angiv bare signalerne af interesse, kriterier for at betragte signaler som aggressorer - og HyperLynx gør resten.

HyperLynx DDR-verifikation efter layout udfører protokolspecifik analyse baseret på den valgte DRAM-teknologi og controlleregenskaber og producerer en detaljeret HTML-rapport, der fortæller dig, hvad der er bestået, hvad der mislykkedes, og hvor meget.

Analyse af design før layout

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Når en passende routingstrategi er defineret, kan begrænsninger fanges grafisk og automatisk køres ind i layoutet.

Efterhånden som DDR-hastighederne stiger, fortsætter spændings- og timingmargenerne med at falde, hvilket gør det bydende nødvendigt at undersøge designrummet grundigt med simulering, inden layoutet begynder. De fleste DDR-analysemetoder fokuserer næsten udelukkende på pre-layoutanalyse, hvor en håndfuld signaler analyseres for at repræsentere, hvordan den fulde grænseflade vil fungere.

Under præ-layoutanalyse er det kritisk vigtigt at modellere designet, da det faktisk vil blive bygget i stedet for en idealistisk repræsentation, der ikke praktisk kan lægges ud eller fremstilles. HyperLynx er tæt integreret med Z-Zeros Z-Planner (TM) software for at sikre, at designstackup- og sporingsegenskaberne repræsenterer en fysisk virkelighed, der kan realiseres med en bestemt fab-leverandør.

Pre-layoutanalyse er en interaktiv proces, hvor designere opretter en foreslået layouttopologi, kører analyse, gennemgår resultater og gentager. Det er vigtigt, at analyseprocessen rapporterer designets spænding og timingmargener, da de faktisk vil blive målt i systemsammenhæng. HyperLynx-prælayoutanalyse drives fra lineSIM-diagrameditoren, som lader designere udforske effekten af routingrækkefølge, afslutning, routinglag via geometrier og sporlængde/geometri/afstand på deres designs ydeevne.

Samlet analyse af præ-layout og post-layout

Pre-layoutanalyse definerer et sæt layoutretningslinjer, der skal gøre det muligt for et system at fungere korrekt, hvis prælayoutforskningen var omfattende, og layoutreglerne blev fulgt fuldstændigt. Verifikation efter layout analyserer designets opførsel, som det faktisk blev lagt ud, og fanger tilfælde, hvor retningslinjerne ikke blev fulgt korrekt eller simpelthen ikke var omfattende nok.

Begge former for analyse er vigtige. Udforskning før layout hjælper med at optimere layoutindsatsen og undgå overdreven omarbejdning. Verifikation efter layout hjælper med at sikre, at designet er klar til prototypebekræftelse og ikke indeholder problemer, der får det til at mislykkes i laboratoriet, hvor fejlfinding, opdatering og ombygning er tidskrævende og dyre.

Udforskning før layout fastlægger forventninger til, hvordan designet vil fungere, og hvad driftsmarginerne vil være. Verifikation efter layout skal udføre den samme analyseproces og rapportere resultater på samme måde som udforskning før layout, så de to sæt resultater let kan sammenlignes. Ideelt set bør analyseprocessen være fuldt automatiseret på grund af kompleksiteten og antallet af trin i processen. Det er præcis, hvad HyperLynx DDR-analyse gør - brug det samme automatiserede analyseflow, der rapporterer de samme resultater i samme format - så eventuelle problemer, der opstod under layoutet, hurtigt kan isoleres og løses.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Omfattende rapportering af simuleringsresultater

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR-analyse producerer en omfattende rapport, der viser de analyserede signaler og viser, hvad der gik, hvad der mislykkedes, og hvor meget.

Resultaterne præsenteres i et hyperlinket HTML-format organiseret af faner, som inkluderer datalæsning, dataskrivning, adresse/kommando, differentielle signaler, DQ/DQS-skævhed og øjendiagramplot. En separat oversigtsfane ruller den samlede rapport op i en masterresultattabel. Hver fane i rapporten viser krævede og målte værdier for JEDEC-parametre og controller-specifikke parametre, sammen med hyperlinks, der giver brugerne mulighed for at se måledetaljer i en interaktiv bølgeformviser. Resultaterne kan filtreres og sorteres, så designere hurtigt kan bestemme minimum/maksimumsværdier og isolere problemområder.

En separat, interaktiv øjendiagramfremviser præsenterer vigtige resultater fra rapporten i tabelform, så design kan plotte et øjendiagram ved at vælge en signalrække i tabellen. Tabellen kan filtreres og sorteres, svarende til HTML-rapporten. Den relevante, protokolspecifikke øjenmaske kan vises for at vise signalets spændings- og timingmargener.

Avanceret, protokolbevidst DDR-analyse

DDR-analyse med fuld grænseflade er en kompleks protokol- og enhedsspecifik proces. Den nøjagtige analyseproces, bølgeformmålinger og timingberegning varierer afhængigt af DRAM-teknologien og controlleren, der bruges. HyperLynx forstår protokolkravene til DDR-2,3,4,5 og LPDDR-2,3,4,5 teknologier, herunder bufferede (registrerede) DDR5-minder. HyperLynx bruger en kombination af tidsmodeller og opsætningsmuligheder for analyseguiden til at fastlægge controllerens funktioner, og hvordan analysen konfigureres. Controller-funktioner, der er specificeret gennem analyseguiden, omfatter 1T/2T-adressetiming, læse- og skrivenivellering, dynamisk terminationsopsætning, DQ/DQS-skrivebordsfunktioner og meget mere.

Efterhånden som datahastighederne stiger, bliver interaktioner mellem signaler og Power Delivery Network (PDN) vigtigere og kan forbruge en betydelig del af designets tilgængelige driftsmargin. Modellering af disse effekter kræver en nøjagtig simuleringsmodel for det kombinerede signal/strømleveringsnetværk. HyperLynx DDR-analyse er problemfrit integreret med HyperLynx Advanced Solvers hybrid solver for at generere disse simuleringsmodeller. Med Power-Aware-analyse kan virkningerne af ikke-ideelle signalreturveje, deling af returvejsstrøm og samtidig koblingsstøj selektivt inkluderes eller udelukkes fra analysen, hvilket gør det muligt at kvantificere størrelsen af deres indvirkning på driftsmarginer.

DDR5-hukommelse repræsenterer et helt nyt kapitel i DDR-modellering og simulering på grund af inkluderingen af udligningskredsløb i enhedsmodtagere. Dette kræver en ny generation af DDR5 (IBIS-AMI) simuleringsmodeller og simuleringsteknikker. Derudover kræver DDR5 beregning af øjenmargener ved 1e-16 sandsynligheder, hvilket ikke er muligt med konventionelle DDR-simuleringsteknikker. HyperLynx understøtter fuldt ud DDR5 IBIS-AMI-simuleringsmodeller med de nyeste funktioner og understøtter flere simuleringsmetoder for at give forskellige afvejninger mellem simuleringshastighed og nøjagtighed. HyperLynx tillader også, at IBIS-AMI-modeller bruges med analoge drivere med én ende, der har varierende stigning/faldsimpedanser og kanthastigheder - noget, der ikke naturligt er en del af selve IBIS-AMI-specifikationen.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

HyperLynx's DDR5 Advanced Analysis understøtter samtidig modellering af stigning/fald-asymmetri og beregning af resultater ned til 1e-16, hvilket opfylder de strengeste krav i DDR5-specifikationen.

DDRx Design og verifikation

DDR-grænsefladeanalyse