Tessent UltraSight-V

Mange udviklingsteams og kunder forventer processorsporing som en minimumsfunktion i en SoC, så deres softwareudviklere kan registrere en oversigt over udførte instruktioner, der kan bruges til at rekonstruere den nøjagtige eksekveringssekvens af deres program. I 2018 skabte RISC-V-samfundet Efficient Trace (E-Trace) specifikationen, der ville sikre kompatibilitet på tværs af RISC-V-økosystemet, som omfattede et effektivt kodningsskema, der passer til processorerne i det 21. århundrede. Det effektive kodningsskema giver udviklere mulighed for at spore store mængder data i længere tidsperioder, så udviklere kan forstå programadfærd, selv i de mest komplekse multicore-systemer. Tessent Embedded Analytics tilbyder en brancheførende RISC-V E-Trace-løsning.

Siemens engagement i RISC-V går tilbage til 2016 og de tidligste dage af RISC-V Foundation (nu RISC-V International); vi var oprindeligt involveret som UltraSOC, nu som Siemens EDA. UltraSOC og Siemens ydede aktive og omfattende bidrag til udviklingen af RISC-V-økosystemet, herunder vigtige tekniske bidrag til RISC-V Efficient Trace (E-TRACE) standarden. Vores engagement fortsætter i dag gennem RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V blev oprindeligt designet til at understøtte computerarkitekturforskning og uddannelse. Instruktionssættet blev startet i maj 2010 ved University of California, Berkeley i et open source-format.

På grund af sin open source-karakter kunne udviklere få adgang til og ændre processorarkitekturen uden licensgebyrer eller begrænsninger. Virksomheder benyttede lejligheden til at innovere med specialiserede hardwarekomponenter til nye applikationer på et tidspunkt, hvor efterspørgslen steg eksponentielt sammen med sikkerhedsproblemer og strømstyring. Risc-V-baserede SoC'ers evne til at håndtere data og beregning i stor skala har været særlig attraktiv for virksomheder, der arbejder inden for AI, datalagring, 5G, bilindustrien og sikkerhed. Andre virksomheder ser på RISC-V som en løsning til billige indlejrede systemer, såsom edge IoT-enheder, sensorer og aktuatorer.

Den modulære karakter af RISC-V-instruktionssætarkitekturen (ISA) giver chipdesignere mulighed for at tilpasse deres enheder til forskellige markeder og applikationer ved at vælge grupper af instruktioner (ISA-udvidelser). En af ISA-udvidelsesgrupperne giver SoC-designere og deres kunder mulighed for at tilføje deres egne brugerdefinerede instruktioner for at fremskynde deres applikation, typisk for at fremskynde kritiske operationer eller kodetæthed. RISC-V brugerdefinerede instruktioner giver yderligere opfindelse og differentiering for virksomheder på mange stærkt konkurrenceprægede markeder. Denne fleksibilitet udgør nogle verificerings- og valideringsudfordringer for at sikre, at tilpasningen ikke bare fungerer, men heller ikke bryder noget andet.

Specifikationen Efficient RISC-V Trace indeholder følgende obligatoriske funktioner:

• Instruktionsspor
• Hart til encoder grænseflade
• Delta-adressesporingstilstand
• Effektivt pakkeformat

Valgfrie funktioner (ISA-udvidelser) omfatter:

• Pensionering med flere instruktioner
• Dataspor
• Implicit undtagelsestilstand
• Sekventiel udledbar springtilstand
• Implicit returtilstand
• Forudsigelsestilstand for gren
• Spring målcache-tilstand
• Fuld adressetilstand
• Tegnbaseret komprimering
• XOR datasporingskomprimering
• Differentiel datasporingskomprimering
• Filtrering
• Tidsstempler

Tessent Enhanced Trace Encoder fra Siemens EDA indeholder alle de obligatoriske og valgfrie funktioner. Det omfatter også:

• Cyklusnøjagtig sporing