ReqTracer

I dette webinar lærer du, hvordan du implementerer samtidige påstande ved hjælp af SystemVerilog Assertions (SVA) og får en dybere forståelse af, hvordan de kan supplere dine eksisterende verifikationsmetoder.

Harry Foster fremhæver de vigtigste resultater fra Wilson Research Group Functional Verification Study i 2022 og giver sin fortolkning og analyse bag nutidens nye tendenser inden for ASIC- og FPGA-design og verifikation.

I dette webinar lærer du, hvordan UVM Framework og Questa Verification IP muliggør

oprettelse af testbench på en dag, så teamet kan fokusere på at skabe tests og lukke dækning.

I dette webinar undersøger vi måder at oprette kraftfulde genanvendelige testbænke ved at skjule signalerne og give dine testforfattere en proxy, der lader dem begynde at skrive tests med det samme.

I dette webinar lærer du, hvordan du opretter testbench-transaktioner og komponentklasser, der let debugges og genbruges. Yderligere regler vises for SystemVerilog-kode for at forhindre almindelige fejl.

I dette webinar lærer du, at SystemVerilog har mange dynamiske data- og array-typer. Du får vist, hvilke du skal vælge til resultattavler, sparsomme minder, hash-arrays, testbænke og mere.

I dette webinar lærer du, hvordan du kan modellere hardwareregistre ned til bitniveauet eller opbygge komplekse datatyper, der indeholder en blanding af forskellige elementer såsom 4-tilstandslogik, 2-tilstands-heltal, reelle tal og opregnede typer.

I dette webinar lærer du, hvordan du opretter klasser til UVM-transaktioner, også kendt som sekvenselementer. Du vil også blive vist, hvor er disse oprettet og brugt i en testbench, og hvilken klasse skal du starte med.

I dette webinar lærer du at oprette klasser til UVM-sekvenser, der indeholder en eller flere transaktioner, hvordan en testklasse starter en sekvens, og hvordan transaktioner flyder til og fra sekvensen ind i resten af testbænken.

I dette webinar lærer du de to af de mest almindelige problemer, når begrænsningsløsningsresultater ikke matcher din hensigt: hvordan Verilog-udtryksevalueringsregler gælder, og den indflydelse sandsynligheden har på valg af løsningsværdier.

I dette webinar lærer du ændringerne i UVM 1800.2 fra UVM 1.2 og 1.1d, så du kan være forberedt på at omfavne den nye standard. Vi dækker vigtige tilføjelser i UVM 1800.2 og hvad der er i den nye UVM-kogebog.