EDA platform til IC-verifikation og DFM-optimering

Ikke alene er antallet af designregelkontroller steget, men kontroltyper og operationer er vokset drastisk, hvilket øger behovet for mere og hurtigere beregning, samtidig med at nøjagtigheden og præcisionen bevares.

Tætte og hierarkiske layouts, stigende kredsløbskompleksitet, og indviklede støberieregler betyder, at kørsel og fejlfinding af LVS og parasitter for at sikre kredsløbets forudsigelighed kan være en tidskrævende og ressourceintensiv indsats.

Stigende designkompleksitet og øget fokus på pålidelighed på alle niveauer af chipdesign, fra IP til fuld chip, gør nøjagtig og fuld verifikation af IC-pålidelighedsproblemer afgørende, men udfordrende.

DFM-optimering hjælper designere med at afbalancere kraft, ydeevne og område mod fremstillbarhed, men konsekvent anvendelse af flere optimeringsstrategier er ofte en vanskelig og krævende opgave.

Designere skal administrere og navigere mellem flere design- og verifikationsværktøjer gennem hele designflowet. Manuelle indkaldelser, brugerdefineret grænsefladekode og mangel på ensartet præsentation reducerer produktiviteten og ensartetheden.