Syntese og verifikation på højt niveau

Siemens' High-Level Synthesis (HLS) og Verification (HLV) platform forbedrer dit ASIC- og FPGA-design- og verifikationsflow sammenlignet med traditionel RTL. Brug af C ++ eller SystemC Catapult leverer førende kvalitet af resultater for ydeevne, effekt og område ud over unikke HLV-løsninger.

HLS & HLV kommende begivenheder HLS & HLV ressourcebibliotek

TENDENSER OG TEKNOLOGIER

RTL design og verifikation er for langsom og dyr

RTL-produktiviteten, især for nye og komplekse værdiskabende blokke, er gået i stå. Design- og verifikationsudfordringene ved at skabe nye og nye arkitekturer, der leverer fordele inden for silicium til trådløs, 5G, AI/ML, bilindustri eller video/billedbehandling, gør ikke livet lettere for designteams.

Arkitekturudforskning

Vil din hardware være begrænset af systemydelsen? Har du valgt den rigtige grundlæggende hukommelsesarkitektur? Eller fandt du kun ud af det under systemintegration? Syntese på højt niveau fremskynder din designrumsudforskning.

Katapulter dit design

Optimal effektydelse og område

Det er svært at levere en optimal balance mellem ydeevne, kraft og areal til dine designbehov. For lidt ydeevne, for meget strøm eller for meget område, og du kan gå glip af en produktcyklus. Udnyt HLS til at designe bedre og hurtigere.

Optimer din PPA

Fejlretter du stadig RTL?

At opdage fejl sent i RTL betyder forspildte muligheder, mindre konkurrencedygtig silicium, tape-out-forsinkelser og ECO-hovedpine. Catapult HLS-design og verifikation leverer rigtige førstegangs RTL-design med reducerede server- og værktøjsomkostninger.

Find fejl hurtigere med HLS

Catapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-løsninger leverer C ++ og SystemC sprogunderstøttelse, FPGA- og ASIC-uafhængighed, ASIC-effektestimering og optimering plus det nyeste inden for fysisk bevidst multi-VT-område og ydeevneoptimering for at hæve dine designs.

C++/SystemC Synthesis

Et omfattende HLS-flow, der tager C ++ eller SystemC som designinput og optimalt målretter ASIC-, eFPGA- eller FPGA-implementeringer indstillet til frekvens- og målteknologi.

Low-Power Solutions

Når det kommer til tidlig designudforskning, effektestimering og optimering til ASIC RTL med lav effekt, genererer Catapult højeffektiv RTL, der er optimeret med vores PowerPro-teknologi under emhætten.

En vektorgrafik af en katapult med mærkede dele som 'Arm', 'Counterweight' og 'Trigger'.

AI Solutions

Catapult AI forbedrer HLS til accelereret designufterforskning, kvantiseringsanalyse og ydeevne, effekt og områdeforudsigelse.

Catapult High-Level Verification Solutions

Fremskynd dit højniveau-verificeringsflow (HLV) med kendte og pålidelige metoder ved hjælp af Catapult HLV-platformen. Reducer din samlede behandlingstid og omkostninger for SoC-verifikation med op til 80% ved at udnytte designkontrol på højt niveau, kode/funktionel dækning og statiske plus formelle metoder.

Catapult Coverage

HLS-bevidst kodedækning inklusive understøttelse af statement, gren, condition, expression (FEC) og array-adgangsdækning plus SystemVerilog-inspireret funktionel dækning med understøttelse af dækgrupper, dækpunkter, skraldespand og kryds.

Catapult Formal Verification Tools

Find formelt fejl, tvetydigheder og problemdesignproblemer eller brugerbegrænsningsfejl tidligt i HLS-processen. Selv med forskelle i timing og grænseflader muliggør Catapult Formal verifikation og et dækningslukningsflow.

SLEC System

Kontroller rigtigheden af RTL i forhold til dine højniveau-modeller ved hjælp af SLEC. Muliggør bevis for, at specifikation og implementering er identiske på trods af forskelle i sprog, timing eller abstraktion.

Verifikation på højt niveau

Questa HL-SystemC

Designverifikation på højt niveau med Questa HL-SYC-udvidelse hjælper med at eliminere problemer før syntese ved at starte verifikation tidligere i flowet.