all
Syntese og verifikation på højt niveau
Siemens' High-Level Synthesis (HLS) og Verification (HLV) platform forbedrer dit ASIC- og FPGA-design- og verifikationsflow sammenlignet med traditionel RTL. Brug af C ++ eller SystemC Catapult leverer førende kvalitet af resultater for ydeevne, effekt og område ud over unikke HLV-løsninger.
TENDENSER OG TEKNOLOGIER
RTL design og verifikation er for langsom og dyr
RTL-produktiviteten, især for nye og komplekse værdiskabende blokke, er gået i stå. Design- og verifikationsudfordringene ved at skabe nye og nye arkitekturer, der leverer fordele inden for silicium til trådløs, 5G, AI/ML, bilindustri eller video/billedbehandling, gør ikke livet lettere for designteams.
Arkitekturudforskning
Vil din hardware være begrænset af systemydelsen? Har du valgt den rigtige grundlæggende hukommelsesarkitektur? Eller fandt du kun ud af det under systemintegration? Syntese på højt niveau fremskynder din designrumsudforskning.
Optimal effektydelse og område
Det er svært at levere en optimal balance mellem ydeevne, kraft og areal til dine designbehov. For lidt ydeevne, for meget strøm eller for meget område, og du kan gå glip af en produktcyklus. Udnyt HLS til at designe bedre og hurtigere.
Fejlretter du stadig RTL?
At opdage fejl sent i RTL betyder forspildte muligheder, mindre konkurrencedygtig silicium, tape-out-forsinkelser og ECO-hovedpine. Catapult HLS-design og verifikation leverer rigtige førstegangs RTL-design med reducerede server- og værktøjsomkostninger.
VIRTUELT HLS-SEMINAR
Catapult-kunder diskuterer deres virkelige brug af HLS
I de sidste mange år har der været en eksplosion i vedtagelsen af HLS til chipdesign drevet af stigende design- og verifikationskompleksitet samt tid til markedspres. Catapult HLS gør det muligt for designere at få deres chips hurtigere på markedet ved at forkorte det overordnede design- og verifikationsflow.
