Catapult laver kvalitets RTL til ASIC/FPGA fra C++/SystemC i halvdelen af tiden med håndkodning. Design Space Exploration, downstream-RTL-synteseintegration plus effektestimering/optimering muliggør bedre design. Designkontrol, kodedækning og formel reducerer RTL-verifikationsomkostningerne med op til 80%.
C++ eller SystemC er et valg, der giver teams fleksibilitet til at beslutte, hvad der er den mest effektive metode til deres designopgave. Uanset om det er den overlegne simulerings- og verifikationshastighed for sekventiel C ++ med AC-datatyperne (hlslibs.org), eller eksplicit samtidighedsmodellering med SystemC og MatchLib (ved hjælp af AC-typerne), Catapult har dig dækket.
Med Catapult Flow forsvinder RTL-fejlfinding bogstaveligt talt. C-modellen valideres i sit miljø, og derfra oprettes RTL, der er korrekt efter konstruktion. Dette reducerer verifikationsindsatsen dramatisk.
Catapult High-Level Synthesis (HLS) on-demand-træningsbiblioteket indeholder et sæt læringsstier med moduler til at introducere ingeniører til HLS og verifikation på højt niveau.
En gruppe til at diskutere de finere punkter i design og verifikation ved hjælp af Siemens EDA HLS- og HLV-værktøjer. Deltag i diskussionen om nye emner, funktioner, indhold og tekniske eksperter.
Et gratis og åbent sæt biblioteker implementeret i standard C ++ til bit-nøjagtigt hardware- og softwaredesign. Det er et åbent samfund for udveksling af viden og IP for HLS, der kan bruges til at fremskynde både forskning og design.
Blog, der dækker næste generations syntese på højt niveau (HLS) design og verifikationsmetoder og teknikker.
Få adgang til detaljeret dokumentation, udgivelser, ressourcer og mere.
Hjælper dig med at opnå maksimal forretningsmæssig effekt ved at tackle komplekse teknologi- og virksomhedsudfordringer med en unik blanding af udviklings- og designopplevelse og metodeekspertise.
