Catapult Syntese og verifikationsbegivenheder på højt niveau

Byg den mest energieffektive inference-accelerator til edge-enheder, hvor sejren går til holdet, der opnår den laveste energi pr. slutning. Du skal opfylde strenge krav til nøjagtighed og område for at vinde.

Deltag i dette webinar og HLS Summer Hackathon for at omdanne Python-neurale netværk til RTL AI-acceleratorer med Catapult AI NN, udforsk PPA-afvejninger, integrer med RISC-V og målrette FPGA- eller ASIC-kantdesign.

RISC-V: Skræddersyede processorer til ydeevne/effektivitet. Lær HLS til at opbygge og integrere en co-processor til udledning af wake-word, der sammenligner effekt, ydeevne og arealgevinster i denne workshop.

Edge AI har brug for energieffektivitet og ydeevne. Balance med brugerdefineret hardware! Lær hvordan HLS går fra Python til skræddersyet hardware. Byg en AI-accelerator til slutning af vækkeord og mål HLS-effekt/ydelsesgevinster.

Find ud af, hvordan elektronikdesignere kan bruge HLS til at implementere tilpassede acceleratorer. Ved at skræddersy acceleratoren til specifikke slutninger kan den overgå de færdige GPU'er/TPU'er og tilbyde reduceret energiforbrug.

Deltag i München, hvor fagfælleleverede tekniske sessioner deles på tværs af en bred vifte af emner, så du kan udforske nye koncepter eller dykke dybt ind i dit kerneområde af ekspertise.

Deltag i vores Nordamerika-begivenhed, som er et dedikeret miljø til udveksling af ideer, information og bedste praksis, der gør det muligt for dig at lede i din rolle og opnå succes med dine kunder.

Denne tale vil beskrive, hvordan man bruger High-Level Synthesis (HLS) til at udvikle tilpassede AI-acceleratorer, målrettet ASIC- eller FPGA-teknologi. Lær, hvordan du praktisk kan implementere AI-inferencing i dine kantsystemer.

Indlejrede systemer kræver mere computerkraft, end processorer kan levere. Hardware acceleratorer tilbyder en løsning. Denne session udforsker HLS og omdanner C ++ til RTL til ASIC/FPGA'er med virkelige eksempler inden for ML og billedbehandling.

Denne workshop vil dække syntese på højt niveau og dens fordele ved at producere hardwareacceleratorer hurtigt og præcist. Vi dækker trin-for-trin design og verifikation af Wakeword-algoritmen ved hjælp af HLS.

Udforsk SoftMax-arkitektur og mikroarkitektur for at afbalancere ydeevne, område, ressourcer til edge inferens. Oplev fleksible FPGA-designarbejdsgange for at holde trit med udviklende algoritmer.

Denne praktiske session introducerer dig til High-Level Synthesis, en teknologi, der konverterer en C ++ -funktion til en hardwareimplementering. Du opretter en RISC-V-co-processor og integrerer den i et Rocket Core-design.

Oplev syntese på højt niveau og dens fordele ved hurtigt og præcist at producere hardwareacceleratorer. Vi dækker trin-for-trin design og verifikation af Wake Word-algoritmen ved hjælp af HLS.

Deltag i os for at udforske mulighederne i EDA AI og se, hvad fremtiden bringer. Vi vil diskutere den store vision om at have en specialbygget centraliseret EDA AI-platform.

Denne workshop vil dække syntese på højt niveau og dens fordele ved at producere hardwareacceleratorer hurtigt og præcist. Vi dækker trin-for-trin design og verifikation af Wakeword-algoritmen ved hjælp af HLS.

Få værdifuld indsigt i udfordringer og løsninger ved implementering af ML i hardware. Forstå, hvordan HLS og hls4ml strømliner udviklingen af neurale netværksbaserede hardwareacceleratorer og er grundlæggende for branchens fremtid.

User2User er din mulighed for at lære, vokse og komme i kontakt med andre tekniske eksperter, der designer førende produkter ved hjælp af Siemens EDA-værktøjer.

Lær, hvordan du bruger HLS til at konvertere C ++ til RTL til ASIC/FPGA, hvilket muliggør brugerdefinerede acceleratorer. Sessionen dækker HLS bedste praksis og eksempler fra den virkelige verden inden for ML & billedbehandling til indlejrede systemer.

Udforsk syntese på højt niveau for hurtig, nøjagtig oprettelse af hardwareaccelerator. Vi dækker RTL-design og verifikation med Wakeword-algoritmen og fremviser Catapult AI NN, der udvider HLS til Python for hurtigere AI HW-udvikling.

Deltag i DVCon US: deltag i vores korte workshops, frokost, papirer, og plakatsessioner. Besøg os i stand 301 for at lære, hvordan Siemens kan hjælpe dig med at konstruere en smartere fremtid hurtigere.

Besøg Siemens EDA for at fokusere på praktiske anvendelser af sprog, værktøjer, metoder og standarder til design og verifikation af elektroniske systemer og integrerede kredsløb for at forbedre dine egne strømninger.

Besøg Siemens EDA for at fokusere på praktiske anvendelser af sprog, værktøjer, metoder og standarder til design og verifikation af elektroniske systemer og integrerede kredsløb for at forbedre dine egne strømninger.

Kom og se Ankur Guptas keynote: Hvordan AI omdefinerer halvlederdesign til kanten
Tirsdag 10. september kl. 11:15

DVCon Taiwan er den førende konference for design- og verifikationsingeniører, forskere og ledere i Taiwans halvleder- og EDA-industrier.

Besøg Siemens EDA for at fokusere på praktiske anvendelser af sprog, værktøjer, metoder og standarder til design og verifikation af elektroniske systemer og integrerede kredsløb for at forbedre dine egne strømninger.

Denne tale viser, hvordan HLS kan bruges til hurtigt at oprette og vurdere flere RTL-implementeringer til en AI-accelerator ud fra en enkelt algoritmisk beskrivelse.

Besøg Siemens Electronic Design Automation (EDA) eksperter på DAC 2024, 23.-27. juni 2024 i San Francisco, Californien.

Efterspørgslen efter computerkraft i indlejrede systemer vokser fortsat. Flytning af funktioner til HW-acceleratorer er afgørende. HLS automatiserer ved at konvertere C ++ -funktioner til HW-beskrivelser til ASIC'er eller FPGA'er, hvilket forbedrer effektiviteten i IP og ML.

Deltag i vores informative tutorial, frokost, workshops, papirer og plakatsessioner, og besøg vores udstillingsstand for at lære, hvordan Siemens kan hjælpe dig med at konstruere en smartere fremtid hurtigere.

Vi viser, hvordan HLS kan bruges til at migrere specifikke funktioner fra 5G L1-stakken fra SW til HW. HLS kan muliggøre praktiske 5G-implementeringer, som ellers måske ikke er mulige.

Denne praktiske klasse får deltagerne til at udvikle en inference-accelerator ved hjælp af HLS. Deltagerne får en forståelse af, hvordan man opretter en skræddersyet inferencing-accelerator og fordele, det kan medføre for et indlejret system.

Oplev uovertruffen synlighed og indsigt i kompleks funktionel adfærd af AI SoC fra Tessent Embedded Analytics-teamet hos AIHW, plus lær om at udnytte kraften i RISC-V-arkitektur til ASIC- og FPGA-baserede designs.

Catapult og PowerPro havde en hel del sessioner i år på DAC med en session fra NVIDIA og en anden fra Telechips. Brug nedenstående on-demand-links til at tjekke vores præsentationer i standen.

CEA præsenterer en metode, der bygger bro mellem open source DL-rammen N2D2 og Catapult HLS for at hjælpe med at reducere designprocessen for hardwareacceleratorer, hvilket gør det muligt at holde trit med nye AI-algoritmer.

Telechips designede AXI4 master IP, der opfylder de fulde AXI4-specifikationer ved hjælp af C ++ HLS, hvilket giver softwarelignende adgang til DMA-blokke, samtidig med at man opnår høj gennemstrømning ved hjælp af flere fremragende og burst.

Håndtering af kompleksiteten af en HEVC Encoder (Kvazaar) -implementering på FPGA med Catapult HLS

Dr. Panu Sjövall vil kaste lys over, hvordan de var i stand til at implementere deres indlejrede real-time HEVC intra encoder på HW med Catapult HLS.

Dette webinar introducerer en enkel og robust kvantiseringsmetode baseret på værdiområdeanalyse.

Syntese på højt niveau var et ganske varmt emne på U2U i Nordamerika og Europa. Tjek alle vores 2023 U2U-sessioner.

På IP-niveau blev der oprettet en internetudbyder inden for et år ved hjælp af Catapult, en opgave, der ville have været umulig ved hjælp af traditionel RTL. For at reducere afhængigheden af designererfaring introducerede vi et AI-assisteret DSE-værktøj.

Få mere at vide om webinaret „Arkitektoniske forbedringer for lav effekt og funktionel sikkerhed for dataflow CNN-acceleratorer ved hjælp af HLS“.

Lær hvordan C ++ og SystemC/Matchlib HLS er mere end bare at konvertere SystemC til RTL. Vi dækker sprogvalg, arkitekturudforskning, effektestimering og optimering, der alle arbejder for at levere konkurrencedygtig RTL hurtigt og billigt.

Designflow inklusive HW/SW-co-design og HLS, der giver udviklere mulighed for at migrere beregningsintensive funktioner fra SW, der kører på en integreret processor, til en HW-baseret accelerator som et løst koblet busbaseret perifert udstyr.

Lær, hvordan du kan bruge High-Level Synthesis til at gå fra Python til syntetiserbar RTL for at implementere en brugerdefineret AI-accelerator hurtigere og lettere, end du troede var muligt.

Cornell introducerer HiSparse: accelerator på tynd vektormultiplikation med sparsom matrix. Ved hjælp af både HLS-implementering og simulering leverer deres sparsomme acceleratorer lovende speedup med øget båndbredde og energieffektivitet.

FNAL demonstrerer, at en NN autoencoder-model kan implementeres i en strålingstolerant ASIC for at udføre tabsbaseret datakomprimering. Dette lindrer dataoverførselsproblemet, samtidig med at detektorens energiprofils kritiske information bevares.

5G-standarder åbner en verden af hardwareudvikling for alle, der kan bygge de bedste, omkostningseffektive produkter. Catapult, Questa og Veloce muliggør integrerede, pålidelige design- og verifikationsløsninger til 5G-systemdesign.

本 ウ ビ ナ ー、特 別 招 待 講 演。

I dette webinar deler vi denne nye model af datadrevet hardwaredesign, der producerer dramatisk bedre hardware og software - tæt optimeret til specifikke applikationer.

Denne tutorial vil demonstrere HLS-algoritmetransformation på en eksempelalgoritme fra en fuld softwareimplementering til en høj ydeevne, effektiv implementering med en blanding af hardware- og softwareelementer.

Oversigt over, hvad HLS er, og hvordan det kan bruges til at oprette applikationsspecifikke acceleratorer. Det vil vise, hvordan disse acceleratorer kan integreres i et processorbaseret system ud fra et hardware- og softwareperspektiv.

HLS muliggør et ægte HW/SW-co-design ved at muliggøre nøjagtig partitionering
udforskning og udveksling af funktionaliteter mellem SW og HW accelerator til
optimere busstrafik, hukommelsesudnyttelse og processorbelastning.

HLS Adoption til chipdesign er drevet af stigende design- og verifikationskompleksitet og tid til markedspres. HLS gør det muligt for designere at få deres chips hurtigere på markedet ved at forkorte det overordnede design- og verifikationsflow.

Denne tale vil undersøge, hvordan HLS kan bruges til at levere de data, der er nødvendige for at træffe kritiske designafvejningsbeslutninger og dække, hvordan HLS kan muliggøre systemverifikation i et MBSE-flow, og hvordan HLS kan afbøde forsyningskæderisici.

For at forstå, hvilket Catapult HLS-flow der er bedre egnet til vores behov hos JPL-NASA, implementerede vi Harris Corner Detector-billedbehandlingskerne i både utidsbestemt C ++ og tidsbestemt SystemC. Erfaringerne fra hvert flow vil blive præsenteret.

Denne tutorial vil nærme sig spørgsmålet om designkvalitet fra et unikt perspektiv.

Denne workshop vil vise eksempeldesignet, der kører på forskellige abstraktionsniveauer, og udforske de forskellige verifikationsmål, der kan nås på hvert trin i designprocessen.

Harvard kaster lys over deres agile algoritme-hardware co-design og co-verifikationsmetode, der er drevet af High-Level Synthesis, hvilket gjorde det muligt for dem at reducere front-end VLSI-designbestræbelser med størrelsesordener.

Denne session viser, hvordan man opretter forskellige typer acceleratorer ved hjælp af HLS, og hvordan man integrerer dem i RISC-V-processordesign. AI-inferensalgoritme og en krypteringsalgoritme vil blive brugt som eksempler.

Implementering af en algoritme i hardware kræver en forståelse af algoritmen og dens dataafhængigheder. Vi beskriver en automatiseret måde at få denne indsigt fra en C ++ -beskrivelse med en automatiseret sti til RTL gennem HLS.

Implementering af en algoritme i hardware kræver en forståelse af algoritmen og dens dataafhængigheder. Vi beskriver en automatiseret måde at få denne indsigt fra en C ++ -beskrivelse med en automatiseret sti til RTL gennem HLS.

Dette webinar demonstrerer, hvordan man kan opnå omfattende verifikation hurtigere på et højere abstraktionsniveau, men stadig anvende kendte og pålidelige RTL-verifikationsteknikker.

Præsentationen giver et teknisk overblik på højt niveau af Catapult HLS-platformen, som du kan bruge i dine fremtidige projekter til at fremskynde din udviklingsproces.

I denne runde tabel vil vi diskutere nogle interessante tilgange til HW/SW-codesign og fordele og ulemper ved disse tilgange. Vært af Anoop Saha og Russell Klein fra Siemens og ledsaget af Thierry Tambe fra Harvard University.

Denne tale vil fokusere på silicium til kanten, og de designvalg, der hjælper med at implementere kraftfulde maskinlæringsalgoritmer på lille billig energieffektiv hardware.

AI er klar til at blive allestedsnærværende i indlejrede systemer. Lær, hvordan inferencing effektivt kan implementeres i enheder med lav effekt og beregningsmæssigt begrænsede enheder uden at skulle medbringe en rigtig lang forlængerledning.

Keynote, der dækker understøttende teknologier - fra HLS til codesign af hardwaresoftware, der dækker fortiden, nutiden og fremtiden for siliciumdesignprocessen, forstyrrelserne, og de nyeste teknologiske tendenser.