Catapult Syntese og verifikation på højt niveau

Catapult har den bredeste portefølje af hardware designløsninger til C ++ og SystemC-baseret High-Level Synthesis (HLS). Catapults fysisk bevidste multi-VT-tilstand med laveffektestimering og optimering samt en række førende verifikationsløsninger gør Catapult HLS til mere end bare „C til RTL“.

HLS & HLV kommende begivenheder HLS & HLV ressourcebibliotek

Katapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-løsninger leverer C ++ og SystemC sprogunderstøttelse, FPGA- og ASIC-uafhængighed, ASIC-effektestimering og optimering plus det nyeste inden for fysisk bevidst multi-VT-område og ydeevneoptimering for at hæve dine designs.

C++/SystemC Synthesis

Et omfattende HLS-flow, der tager C ++ eller SystemC som designinput og optimalt målretter ASIC-, eFPGA- eller FPGA-implementeringer indstillet til frekvens- og målteknologi.

Løsninger med lav effekt

Når det kommer til tidlig designudforskning, effektestimering og optimering til ASIC RTL med lav effekt, genererer Catapult højeffektiv RTL, der er optimeret med vores PowerPro teknologi under emhætten.

En vektorgrafik af en katapult med mærkede dele som 'Arm', 'Counterweight' og 'Trigger'.

AI-løsninger

Catapult AI forbedrer HLS til accelereret designufterforskning, kvantiseringsanalyse og ydeevne, effekt og områdeforudsigelse.

Katapult High-Level Verification Solutions

Fremskynd dit højniveau-verificeringsflow (HLV) med kendte og pålidelige metoder ved hjælp af Catapult HLV-platformen. Reducer din samlede behandlingstid og omkostninger for SoC-verifikation med op til 80% ved at udnytte designkontrol på højt niveau, kode/funktionel dækning og statiske plus formelle metoder.

Catapult Coverage

HLS-bevidst kodedækning inklusive understøttelse af statement, gren, condition, expression (FEC) og array-adgangsdækning plus SystemVerilog-inspireret funktionel dækning med understøttelse af dækgrupper, dækpunkter, skraldespand og kryds.

Catapult Formal Verification Tools

Find formelt fejl, tvetydigheder og problemdesignproblemer eller brugerbegrænsningsfejl tidligt i HLS-processen. Selv med forskelle i timing og grænseflader muliggør Catapult Formal verifikation og et dækningslukningsflow.

SLEC System

Kontroller rigtigheden af RTL i forhold til dine højniveau-modeller ved hjælp af SLEC. Muliggør bevis for, at specifikation og implementering er identiske på trods af forskelle i sprog, timing eller abstraktion.

Verifikation på højt niveau

Questa HL-SystemC

Designverifikation på højt niveau med Questa HL-SYC-udvidelse hjælper med at eliminere problemer før syntese ved at starte verifikation tidligere i flowet.