Generering af guidet tilfældigt syntetisk layout
Calibre LSG opretter produktlignende DRC-Clean-layout og/eller komplekst layout for at understrege DR-hjørner, leverer layout til ingeniørteams til at teste for deres løsninger og muliggør samarbejde på tværs af virksomheder/tværteams ved at dele syntetiske testcases uden proprietære IP-begrænsninger.
Fremskynd tidlig procesnodeudvikling og DTCO
Calibre LSG giver brugerkonfigurerbar guidet tilfældig layoutgenerering til fremstilling af DRC-rene designstoffer til udvikling af optisk og elektrisk testchip. Caliber LSG forkorter kredsløbet for opbygning af testchips til siliciummålinger og driver procesforbedring hurtigere.
PDK udvikling og kvalitetssikring
Caliber LSG kan bruges til kvalitetsudvikling af DRC-regelsæt og PDK-forbedringer. Calibre LSG kan generere DRC-Clean-layout, layout, der understreger DR-hjørnekombinationer, samt layout med bevidst injicerede DR-overtrædelser for at verificere DRC-regelbundets kvalitet og fuldstændighed.
Aktivér tidlig machine learning-træning
Calibre LSG leverer layouts, der indeholder ægte litografihotspotinformation til machine learning-træning, når rigtige designdata ikke er tilgængelige. ML-træningsdatasættene kan beriges ved at forbedre layoutpladsdækningen ved hjælp af Calibre LSG, og nøjagtig ML-motor kan trænes til EDA ML-applikationer til hotspot-forudsigelse tidligt i udviklingscyklussen.
Klar til at lære mere om Calibre?
Vi står klar til at besvare dine spørgsmål! Kom i kontakt med vores team i dag
Ring til: 1-800-547-3000
Calibre konsulenttjenester
Vi hjælper dig med at implementere, implementere, tilpasse og optimere dine komplekse designmiljøer. Direkte adgang til ingeniør- og produktudvikling giver os mulighed for at udnytte dyb domæne- og emneekspertise.
Supportcenter
Siemens Support Center giver dig alt på ét brugervenligt sted -
vidensbase, produktopdateringer, dokumentation, supportsager, licens/ordreinformation og meget mere.
Caliber IC Design & Fremstilling
Calibre-værktøjspakken leverer nøjagtig, effektiv, omfattende IC-verifikation og optimering på tværs af alle procesnoder og designstilarter, samtidig med at ressourceforbrug og tapeout-planer minimeres.