Pålidelighedsverifikation hjælper med at sikre robustheden af et IC-design ved at overveje konteksten af skematisk information og layoutinformation for at udføre kontroller mod forskellige elektriske og fysiske designregler, der reducerer modtageligheden for for tidlige eller katastrofale elektriske fejl, normalt over tid.
Calibre Reliability Verification sikrer, at design er beskyttet mod tidlig enhedsfejl og langvarig forringelse af ydeevnen. En ny logikdrevet layoutanalyse kombinerer skematiske parametre og layoutparametre til præcis, nøjagtig analyse af komplekse pålidelighedsproblemer, som ikke er mulige med traditionelle verifikationsværktøjer.
Designverifikation, der hjælper med at sikre robustheden af et design og reducere modtageligheden for for tidlige eller katastrofale elektriske fejl ved at overveje konteksten af skematisk information og layoutinformation.
