Omfattende analysebaseret layoutændring
Calibre YieldenHancer SmartFill-funktionalitet kombinerer avanceret designanalyse med flere påfyldningsløsninger til den optimale påfyldningsstrategi, der er korrekt efter konstruktion til både digitale og analoge designs. SmartFill giver designere mulighed for at opfylde komplekse IC-udfyldningsbegrænsninger i en enkelt passage.
SmartFill, branchens førende fyldningsløsning
Calibre YieldenHancer SmartFill-funktionalitet kombinerer avanceret designdensitetsanalyse med flere påfyldningsløsninger til den optimale påfyldningsstrategi for korrekte konstruktionsresultater i både digitale og tilpassede og analoge designs. SmartFill giver designere mulighed for at opfylde komplekse IC-fyldningsbegrænsninger i en enkelt passage med minimal indvirkning på kredsløbets ydeevne
Optimeret layoutmodifikation, der passer til designstrømme
Calibre YielDenhancer-flow inkluderer time-to-market-løsninger som ECO Fill. Evnen til at læse LEF/DEF og skrive ændringer ud i en inkrementel DEF gør det muligt for værktøjet at passe ind i alle P&R-miljøer
Programmerbar kantmodifikation
Calibre YieldEnhancer programmerbar kantmodifikation er en samling af automatiserede kant- og polygonmanipuleringsfunktioner. DFM-egenskab bestemmer, hvor meget figuren skal flyttes, og tildeler derefter værdien til polygonen. Calibre YielDenhancer-værktøjet læser derefter egenskaben og flytter layoutet.
Klar til at lære mere om Calibre?
Vi står klar til at besvare dine spørgsmål! Kom i kontakt med vores team i dag
Ring til: 1-800-547-3000
Calibre konsulenttjenester
Vi hjælper dig med at implementere, implementere, tilpasse og optimere dine komplekse designmiljøer. Direkte adgang til ingeniør- og produktudvikling giver os mulighed for at udnytte dyb domæne- og emneekspertise.
Supportcenter
Siemens Support Center giver dig alt på ét brugervenligt sted -
vidensbase, produktopdateringer, dokumentation, supportsager, licens/ordreinformation og meget mere.
Caliber IC Design & Fremstilling
Calibre-værktøjspakken leverer nøjagtig, effektiv, omfattende IC-verifikation og optimering på tværs af alle procesnoder og designstilarter, samtidig med at ressourceforbrug og tapeout-planer minimeres.